本书是《微处理器体系结构专利技术研究方法》系列的第三辑，它通过挖掘在专利记载的相关技术方法，呈现x86处理器微架构的逻辑实现技术。第1章主要探讨算术、浮点和向量类指令实现。第2章和第3章主要探讨加载和存储访存指令、跳转和分支指令的技术实现。第4章和第5章主要探讨流水线、低功耗等关键技术实现。第6章探讨编译优化技术。
微处理器是集成电路最具代表性的产品。因此，一个集成电路强国，一定在微处理器领域有自己的创新与创造。人工智能领域相关的GPU、DPU等新兴处理器架构，本质上都是CPU的协处理器或加速扩展单元。
因此，本书全面勾勒出x86处理器微架构的逻辑实现创新思维和创造方法，可同时为计算机、集成电路等领域的CISC、RISC处理器和XPU处理器相关科研人员、工程师和广大师生提供参考。

前言
第1章 算术、浮点和向量类指令实现
1.1 算术运算
1.1.1 多路运算
1.1.2 乘除法运算
1.1.3 复杂运算
1.2 浮点类指令执行
1.2.1 浮点指令的安全执行
1.2.2 四倍精度浮点加载与存储
1.2.3 避免浮点控制指令或设置的方法执行浮点指令
1.2.4 并行流水线浮点单元执行浮点向量处理
1.3 向量操作实现和优化
1.3.1 利用主从数据通路交错执行向量指令
1.3.2 聚集/分散
第2章 访存相关
2.1 加载和存储指令的实现
2.1.1 高级加载
2.1.2 屏障指令
2.1.3 先进加载
2.1.4 满足加载操作
2.1.5 监听存储指令地址
2.1.6 安静存储指令
2.1.7 存储指令转发
2.1.8 重命名技术
2.1.9 存储器消歧
2.1.10 乱序处理器中加载/存储指令的处理
2.1.11 全局可见存储缓冲器
2.1.12 加载/存储数据的预取技术
2.1.13 加载/存储指令的并行化
2.1.14 大端小端与地址对齐的处理
2.1.15 二阶段提交
2.2 访存性能优化及其他
2.2.1 存储地址扩展
2.2.2 加载指令地址生成优化硬件逻辑
2.2.3 基于寄存器别名表和内容可寻址存储器的XCHG指令优化
2.2.4 浮点线性地址更新优化
2.2.5 读写操作与奇偶存储体优化调度
2.2.6 内存重配置
2.2.7 基于序列检测或与指令相关信息的优化访存性能
2.2.8 栈操作指令执行
2.3 高速缓存
2.3.1 高速缓存预取技术
2.3.2 高速缓存污染解决技术
2.3.3 基于LRU算法的替换策略
2.3.4 高速缓存行读写性能优化
第3章 跳转和分支
3.1 条件跳转指令译码
3.2 子程序返回
3.3 动态分支预测
3.3.1 面向流水线系统的预测
3.3.2 多指令流的推测执行
3.3.3 面向多指令集的预测
3.3.4 多线程推测分支指令
3.3.5 循环预测器
3.3.6 重放指令转化
3.3.7 预测信息的存储
3.3.8 启用多个跳转执行单元
第4章 流水线
4.1 多周期指令的流水线实现
4.2 超标量流水线
4.3 流水线转发技术
4.4 多线程
4.4.1 流水线暂停
4.4.2 共享存储
4.4.3 活锁
第5章 低功耗
5.1 时钟门控
5.2 基于温度调整频率和电压
5.3 功耗模式切换
5.3.1 通过暂停指令进入休眠
5.3.2 长延迟指令降低瞬时启动电流
5.3.3 基于存储器地址操作的唤醒
第6章 编译优化
6.1 分支和循环优化
6.2 融合乘加操作
6.3 多核优化
6.3.1 代码重排
6.3.2 循环展开
6.3.3 动态部分二进制翻译的指令集虚拟化
参考文献