王金明、周顺编著的《EDA技术与Verilog设计(第2版电子设计系列规划教材普通高等教育十三五规划教材)》与“十二五”普通高等教育本科国家级规划教材、普通高等教育“十一五”国家级规划教材《EDA技术与VHDL设计（第2版）》（25178）为姊妹篇。本书根据教学和实验基本要求，以提高动手实践能力和工程设计能力为目的，对EDA技术和FPGA设计的相关知识进行系统、完整的介绍。全书共10章，主要内容包括：EDA技术概述，FPGA/CPLD器件概述，Quartus Prime集成开发工具，Verilog语法与要素，Verilog语句语法，Verilog设计进阶，Verilog常用外设驱动，有限状态机设计，Verilog Test Bench仿真，Verilog设计与应用等。本书提供配套电子课件、实验与设计和部分程序代码。
本书可作为高等学校电子、通信、雷达、计算机应用、工业自动化、仪器仪表、信号与信息处理等学科本科生、研究生的EDA技术或数字系统设计课程的教材和实验指导书，也可作为相关行业领域工程开发者的重要参考资料。

第1章 EDA技术概述
1.1 EDA技术及其发展
1.2 Top-down设计与IP核复用
1.2.1 Top-down设计
1.2.2 Bottom-up设计
1.2.3 IP复用技术与SoC
1.3 EDA设计的流程
1.3.1 设计输入
1.3.2 综合
1.3.3 布局布线
1.3.4 仿真
1.3.5 编程配置
1.4 常用的EDA工具软件
1.5 EDA技术的发展趋势
习题1
第2章 FPGA/CPLD器件概述
2.1 PLD器件
2.1.1 PLD器件的发展历程
2.1.2 PLD器件的分类
2.2 PLD的基本原理与结构
2.2.1 PLD器件的基本结构
2.2.2 PLD电路的表示方法
2.3 低密度PLD的原理与结构
2.4 CPLD的原理与结构
2.4.1 宏单元结构
2.4.2 典型CPLD的结构
2.5 FPGA的原理与结构
2.5.1 查找表结构
2.5.2 典型FPGA的结构
2.5.3 Altera的Cyclone IV器件结构
2.6 FPGA/CPLD的编程元件
2.7 边界扫描测试技术
2.8 FPGA/CPLD的编程与配置
2.8.1 在系统可编程
2.8.2 FPGA器件的配置
2.8.3 Cyclone IV器件的编程
2.9 FPGA/CPLD器件概述
2.10 FPGA/CPLD的发展趋势
习题2
第3章 Quartus Prime集成开发工具
3.1 Quartus Prime原理图设计
3.1.1 半加器原理图设计输入
3.1.2 1位全加器设计输入
3.1.3 1位全加器的编译
3.1.4 1位全加器的仿真
3.1.5 1位全加器的下载
3.2 基于IP核的设计
3.3 SignalTap II的使用方法
3.4 Quartus Prime的优化设置与时序分析
习题3
实验与设计:4×4无符号数乘法器
第4章 Verilog语法与要素
4.1 Verilog的历史
4.2 Verilog模块的结构
4.3 Verilog语言要素
4.4 常量
4.4.1 整数
4.4.2 实数
4.4.3 字符串
4.5 数据类型
4.5.1 net型
4.5.2 variable型
4.6 参数
4.6.1 参数parameter
4.6.2 Verilog—2001中的参数声明
4.6.3 参数的传递
4.6.4 localparam
4.7 向量
4.8 运算符
习题4
实验与设计：Synplify Pro综合器的使用
第5章 Verilog语句语法
5.1 过程语句
5.1.1 always过程语句
5.1.2 initial过程语句
5.2 块语句
5.2.1 串行块begin-end
5.2.2 并行块fork-join
5.3 赋值语句
5.3.1 持续赋值与过程赋值
5.3.2 阻塞赋值与非阻塞赋值
5.4 条件语句
5.4.1 if-else语句
5.4.2 case语句
5.5 循环语句
5.5.1 for语句
5.5.2 repeat、while、forever语句
5.6 编译指示语句
5.7 任务与函数
5.7.1 任务（task）
5.7.2 函数（function）
5.8 顺序执行与并发执行
5.9 Verilog—2001语言标准
习题5
实验与设计：用altpll锁相环模块实现倍频和分频
第6章 Verilog设计进阶
6.1 Verilog设计的层次
6.2 门级结构描述
6.2.1 Verilog门元件
6.2.2 门级结构描述
6.3 行为描述
6.4 数据流描述
6.5 不同描述风格的设计
6.5.1 半加器设计
6.5.2 1位全加器设计
6.5.3 加法器的级连
6.6 多层次结构电路的设计
6.6.1 模块例化
6.6.2 用parameter进行参数传递
6.6.3 用defparam进行参数重载
6.7 常用组合逻辑电路设计
6.7.1 门电路
6.7.2 编译码器
6.8 常用时序逻辑电路设计
6.8.1 触发器
6.8.2 锁存器与寄存器
6.8.3 计数器与串并转换器
6.8.4 简易微处理器
6.9 三态逻辑设计
习题6
实验与设计：表决电路
第7章 Verilog常用外设驱动
7.1 4×4矩阵键盘
7.2 标准PS/2键盘
7.3 字符液晶
7.4 汉字图形点阵液晶
7.5 VGA显示器
7.5.1 VGA显示原理与时序
7.5.2 VGA彩条信号发生器
7.5.3 VGA图像显示与控制
7.6 乐曲演奏电路
习题7
实验与设计：数字跑表
第8章 有限状态机设计
8.1 有限状态机
8.2 有限状态机的Verilog描述
8.2.1 用三个过程描述
8.2.2 用两个过程描述
8.2.3 单过程描述
8.3 状态编码
8.3.1 常用的编码方式
8.3.2 状态编码的定义
8.3.3 用属性指定状态编码方式
8.4 有限状态机设计要点
8.4.1 复位和起始状态的选择
8.4.2 多余状态的处理
习题8
实验与设计：彩灯控制器、汽车尾灯控制器
第9章 Verilog Test Bench仿真
9.1 系统任务与系统函数
9.2 用户自定义元件
9.2.1 组合电路UDP元件
9.2.2 时序逻辑UDP元件
9.3 延时模型的表示
9.3.1 时间标尺定义`timescale
9.3.2 延时的表示与延时说明块
9.4 Test Bench测试平台
9.5 组合电路和时序电路的仿真
9.5.1 组合电路的仿真
9.5.2 时序电路的仿真
习题9
实