本书主要讲解基于标准单元的大规模数字IC设计，介绍自顶向下的设计方法和设计流程，用Verilog HDL描述数字IC时常用的规范、设计模式与设计方法，以及数字IC设计流程中Linux/Solaris平台上主流的EDA工具，包括仿真工具VCS、逻辑综合工具Design Compiler、静态时序分析工具Prime Time、形式化验证工具Formality、脚本语言TCL以及编译工具ICC等。本书内容按照基于标准单元的数字IC开发流程安排章节，包括绪论、用Verilog HDL描述可综合电路、动态验证、EDA工具运行环境简介、TCL简介、逻辑综合、静态时序分析、形式化验证、物理设计等。本书通过实际的工程例子说明设计规范和方法，以及相应的EDA工具的使用细节与注意事项，力求使初学者能够熟练使用Verilog HDL描述数字IC，并初步掌握EDA工具的基本功能和使用方法。
本书面向集成电路设计与集成系统、微电子科学与工程专业高年级本科生和相关专业低年级研究生，以及有一定Verilog HDL基础、未来愿意从事数字IC设计的科技人员。

第1章 绪论
1.1 EDA工具发展概述
1.2 数字集成电路设计流程
1.3 自顶向下与自底向上设计方法
1.4 在RTL描述时序电路
1.5 主流EDA工具
习题1
第2章 用Verilog HDL描述可综合电路
2.1 代码规范概述
2.2 命名规范与格式规范
2.2.1 文件头说明
2.2.2 命名及相关规范
2.2.3 格式规范
2.3 Verilog HDL关键语法规范
2.3.1 信号定义规范
2.3.2 组合电路建模
2.3.3 generate语句的用法
2.3.4 只读常数表
2.4 时钟与复位相关问题
2.4.1 时钟电路
2.4.2 复位电路
2.4.3 电路时序
2.4.4 跨时钟域电路
2.5 常用的设计方法
2.5.1 基于乒乓操作的设计
2.5.2 基于状态机的设计
2.5.3 基于流水线的设计
2.5.4 用握手协议进行数据交换
2.5.5 仲裁设计
2.6 设计举例
2.6.1 XLGMII简介
2.6.2 以太网帧结构
2.6.3 MAC_RX功能介绍
2.6.4 MAC_RX输人输出定义
2.6.5 MAC_RX输人输出时序说明
2.6.6 以太网帧头信息提取说明
2.6.7 顶层设计
2.6.8 xlgmii_pmd2core模块
2.6.9 xlgmii_rx模块
习题2
第3章 动态验证
3.1 验证的概念
3.2 验证方法
3.3 验证平台搭建
3.4 验证平台实例
3.4.1 基本验证平台实例
3.4.2 复杂功能验证平台实例
3.5 Synopsys VCS仿真流程简介
3.5.1 VCS简介
3.5.2 VCS两种工作模式
3.5.3 VCS-DVE基本仿真流程
3.5.4 VCS图形化的集成调试环境
3.5.5 VCS代码覆盖率统计
3.6 门级仿真
3.6.1 综合后门级网表仿真
3.6.2 版图后网表仿真
3.6.3 带有异步路径的时序仿真
习题3
第4章 EDA工具运行环境简介
4.1 Linux系统
4.1.1 Linux简介
4.1.2 Linux常用命令
4.2 vi编辑器
4.2.1 基本操作
4.2.2 使用技巧
习题4
第5章 TCL简介
5.1 TCL基础
5.1.1 TCL命令的基本语法
5.1.2 TCL表达式和计算命令
5.1.3 TCL中的字符串操作
5.2 TCL中的数据结构
5.2.1 列表操作
5.2.2 数组操作
5.3 TCL中的控制结构
5.3.1 if命令
5.3.2 switch命令
5.3.3 循环命令
5.4 过程命令
习题5
第6章 逻辑综合
6.1 逻辑综合简介
6.1.1 DC简介
6.1.2 时序分析相关概念
6.1.3 综合流程
6.2 逻辑推断
6.3 图形用户界面
6.3.1 Design Analyzer
6.3.2 Design Vision
6.4 基于TCL的命令行界面
6.4.1 工具启动
6.4.2 设计读入与链接
6.4.3 工作环境设置
6.4.4 设计约束
6.4.5 设计优化
6.4.6 导出报告
6.4.7 保存设计
6.5 综合报告分析
6.5.1 面积报告
6.5.2 时序报告
6.5.3 时序检查报告
6.5.4 设计检查报告
6.5.5 其他报告
6.6 脚本实例
习题6
第7章 静态时序分析
7.1 静态时序分析简介
7.1.1 基本概念
7.1.2 Prime Time简介
7.2 PT命令行界面
7.2.1 工具初始化
7.2.2 设计读入
7.2.3 时序约束
7.2.4 导出报告
7.3 延时约束与反标
7.3.1 基本约束与布图前时序分析
7.3.2 基于寄生参数反标的时序分析
7.3.3 基于SDF的延时数据反标
7.4 时序例外分析
7.4.1 设置伪路径
7.4.2 设置多周期路径
7.4.3 设置最大和最小路径延时
7.4.4 时序例外的优先级
7.5 工作条件分析
7.5.1 单一工作条件分析
7.5.2 片上参数变化工作条件分析
7.5.3 考虑CRPR的片上参数变化工作条件分析
习题7
第8章 形式化验证
8.1 Formality中的基本概念
8.1.1 参考设计与实现设计
8.1.2 比较点和逻辑锥
8.1.3 设计等价
8.1.4 容器
8.2 基于Formality的ASIC设计流程
8.3 Formality验证流程
8.3.1 环境设置
8.3.2 启动Formality
8.3.3 Guidance
8.3.4 Setup
8.3.5 Match
8.3.6 Formality形式化验证
习题8
第9章 物理设计
9.1 ICC简介
9.2 数据准备
9.2.1 物理库：Milkyway数据库
9.2.2 逻辑库：db文件
9.2.3 数据建立示例
9.2.4 总结示例
9.3 设计规划
9.3.1 概述
9.3.2 创建布图规划
9.3.3 VFP
9.3.4 降低拥塞
9.3.5 电源网络综合
9.3.6 降低延迟
9.3.7 写出DEF文件并重新综合
9.4 布局
9.5 时钟树综合
9.5.1 时钟树综合建立
9.5.2 时钟树综合核心流程
9.6 布线
9.6.1 Zroute简介
9.6.2 布线准备
9.6.3 设置布线选项
9.6.4 时钟线布线
9.6.5 信号布线
9.6.6