本书从实际设计的角度出发，翔实地介绍了面向CPLD／FPGA的Verilog设计，使读者从可编程逻辑器件及硬件描述语言设计两个方面来掌握实际设计中的方法和技巧。全书分器件篇、语言篇、软件篇和实战篇等四篇。本书内容全面，介绍翔实，对面向CPLD／FPGA的Verilog设计进行了实战角度的介绍和分析，可以说是一本对读者十分有帮助的可编程逻辑器件设计书籍。

本书从实际设计的角度出发，翔实地介绍了面向CPLD／FPGA的Verilog设计，使读者从可编程逻辑器件及硬件描述语言设计两个方面来掌握实际设计中的方法和技巧。

本书分为器件篇、语言篇、软件篇和实战篇来介绍相应的知识体系。器件篇着重介绍了Altera公司的CYCLONE Ⅱ系列FPGA的结构，以及如何使用FPGA器件内部的各种资源；语言篇详细讲解了Verilog HDI的相关内容；软件篇介绍了一款强大的仿真工具ModelSim和Altera公司的集成开发环境Quartus Ⅱ6.0；实战篇再现了一个数字系统的设计过程，旨在抛砖引玉，让初学者能够快速上手。

本书主要供从事CPLD／FPGA设计的工程技术人员自学或参考，也可作为高等院校电子、通信、计算机等相关专业高年级本科生和研究生的参考用书。

丛书序

前言

第1章 概述

1.1可编程器件的定位

1.2可编程器件简介

1.3硬件描述语言简介

器件篇

第2章 可编程逻辑器件概述

2.1可编程阵列逻辑

2.2通用阵列逻辑

2.3CPLD和FPGA

第3章 CYCLONE Ⅱ系列FPGA

3.1概述

3.2CYCLONE Ⅱ系列器件的结构

3.2.1逻辑单元与逻辑阵列

3.2.2内部连接通路

3.2.3时钟资源

3.2.4内部存储器

3.2.5嵌入乘法器

3.2.6输入／输出引脚

3.3FPGA芯片的配置

3.3.1主动串行模式

3.3.2被动串行模式

3.3.3JTAG模式

3.4小结

第4章 使用FPGA的内部资源

4.1锁相环

4.2随机访问存储器

4.2.1单口RAM

4.2.2双口RAM

4.2.3先入先出存储器

语言篇

第5章 初识Verilog HDL

5.1Verilog HDL的背景和历史

5.1.1什么是HDL

5.1.2VerilogHDL的历史

5.1.3Verilog HDL与VHDL的比较

5.1.4System Verilog

5.2Verilog HDL概述

5.2.1自顶向下的设计和自底向上的实现

5.2.2不同抽象级别的Verilog HDL模型

5.2.3描述数字电路系统的行为

5.2.4设计数字电路系统

5.2.5Verilog HDL的基本单元——模块

5.2.6逻辑功能描述的3种方法

5.2.7块语句

5.3小结

第6章 Verilog HDL的语法

6.1词法约定

6.1.1注释

6.1.2数字声明

6.1.3操作符

6.1.4字符串

6.1.5关键字

6.1.6标识符

6.1.7空白符

6.2数据类型

6.2.1线网型

6.2.2寄存器型

6.2.3参数型

6.2.4数组

6.3赋值语句

6.3.1连续赋值

6.3.2过程赋值

6.4条件结构

6.4.1if...else

6.4.2case语句

6.4.3if...else嵌套与case的比较

6.4.4使用条件操作符实现条件结构

6.5循环结构

6.5.1repeat语句

6.5.2while语句

6.5.3for语句

6.5.4forever语句

6.5.5disable语句

6.6任务和函数

6.6.1任务

6.6.2函数

6.7预编译指令

6.7.1宏定义语句-define

6.7.2文件包含语句-include

6.7.3条件编译指令-if...def、else、end...if

6.7.4时间尺度-timescale

6.8系统任务和函数

6.8.1用于暂停和退出仿真的系统任务

6.8.2用于监测信号的系统任务

6.8.3用于写文件的系统任务

6.8.4用于读文件的系统任务

6.8.5用于获取仿真时间的系统函数

6.8.6用于产生随机数的系统任务

6.8.7用于转换有符号数和无符号数的系统任务

6.9逻辑验证

6.10小结

第7章 组合逻辑电路

7.1组合逻辑电路简介

7.2使用Verilog HDL描述组合逻辑电路

7.3常用组合逻辑电路的Verilog描述

7.3.1基本门电路

7.3.2三态门

7.3.3加法器

7.3.4比较器

7.3.5编码器

7.3.6译码器

7.3.7多路选择器

7.4应用实例——简单运算单元

7.5小结

第8章 时序逻辑电路

8.1时序逻辑电路简介

8.2使用Verilog HDL设计时序逻辑电路

8.3时序逻辑电路实例

8.3.1锁存器

8.3.2触发器

8.3.3寄存器

8.3.4移位寄存器

8.3.5计数器

8.4用流水线改善电路性能

8.5控制信号和数据信号的配合

8.6同步复位与异步复位

8.7小结

第9章 有限状态机

9.1有限状态机简介

9.2设计有限状态机电路

9.2.1设计流程

9.2.2使用VerilogHDL设计有限状态机

9.2.3有限状态机的复位和无效状态的恢复

9.3有限状态机设计实例

9.3.1序列检测器

9.3.2密码锁

9.4小结

软件篇

第10章 ModelSim简介

第11章 Quartus Ⅱ简介

11.1创建一个工程

11.2功能仿真

11.3综合

11.4布局布线

11.5时序分析

11.6生成配置文件

实战篇

第12章 设计实例——典型的数字系统

12.1设计输入及功能仿真

12.2综合

12.3布局布线

12.4生成下载文件并下载

参考文献