章 概述
1.1 CPLD/FPGA发展演变
1.2 乘积项结构的基本原理
1.3 查找表结构的基本原理
1.4 Virtex UltraScale+系列FPGA简介
1.5 CPLD/FPGA设计与验证流程
1.5.1 系统级功能定义与模块划分
1.5.2 寄存器传输级与门级描述
1.5.3 系统综合编译
1..5.4 布局规划与布线
1.5.5 仿真
1.5.6 程序设计下载配置
1.5.7 测试与验证
1.6 CPLD/FPGA开发平台简介
1.7 硬件描述语言的介绍
1.8 硬件语言与软件语言的区别
本章小结
思考与练习
第2章 Verilog HDL入门指南
2.1 模块
2.2 模块端口及声明
2.3 注释
2.4 数据流描述
2.4.1 连续赋值语句
2.4.2 时延
2.5 行为级描述
2.5.1 initial语句
2.5.2 always语句
2.5.3 时序控制
2.6 结构化描述
2.6.1 门级建模及描述
2.6.2 用户定义原语（UDP）
2.6.3 模块例化
2.7 混合描述
本章小结
思考与练习
第3章 Verilog HDL语法要素
3.1 标识符
3.2 数值集合
3.2.1 数字
3.2.2 字符串
3.2.3 参数
3.3 数据类型
3.3.1 线网类型
3.3.2 变量类型
3.4 数组
3.5 内建门级原语
3.6 操作数
3.6.1 常数、参数、线网与变量
3.6.2 位选择及部分位选
3.6.3 存储单元
3.6.4 功能调用
3.7 操作符
3.7.1 算术操作符
3.7.2 关系操作符
3.7.3 相等操作符
3.7.4 逻辑操作符
3.7.5 按位操作符
3.7.6 缩减操作符
……
第4章 Verilog HDL语法进阶描述
第5章 任务及函数
第6章 SystemVerilog基础语法
第7章 有限状态机设计
第8章 同步数字电路与时序分析
第9章 硬件线程与接口
0章 SystemVerilog仿真基础
1章 断言与功能覆盖
参考文献

《CPLD/FPGA设计与应用基础教程：从Verilog HDL到SystemVerilog》涵盖了Verilog HDL和SystemVerilog设计、仿真及验证所需的理论知识点，同时涵盖了时序约束等与CPLD/FPGA设计相关的重要知识点。从Verilog HDL基础语法出发，逐渐过渡到Sys-temVerilog。《CPLD/FPGA设计与应用基础教程：从Verilog HDL到SystemVerilog》包含了Verilog HDL和SystemVerilog基础语法及新进展，所涉及的实例均在实际中应用过，所涉及的各类CPLD/FPGA平台均为目前优选主流的CPLD/FPGA开发平台。《CPLD/FPGA设计与应用基础教程：从Verilog HDL到SystemVerilog》既可作为高年级本科生或研究生的CPLD/FPGA教材，又可作为从事CPLD/FPGA项目开发实践的工程技术人员的参考书。