本书按照Verilog数字系统设计的前端设计流程编写，从Verilog HDL、HDL编码指南、逻辑验证到测试平台，在此基础上对当前主流Altera FPGA/CPLD器件的应用进行介绍，并对片上可编程系统进行深入探讨。本书内容由浅入深、循序渐进，既容易入门，又能深入到集成电路设计领域。
本书可作为电子、计算机等信息类专业高年级本科生及研究生的教材，也可以作为集成电路设计和FPGA开发工程师的技术参考书。

第1章 绪论
1.1 集成电路设计技术的发展
1.2 Verilog HDL和VHDL
1.2.1 Verilog HDL和VHDL的发展历史
1.2.2 Verilog HDL和VHDL的比较
1.3 FPGA/CPLD简介
1.3.1 可编程逻辑器件的发展历史
1.3.2 PAL/GAL
1.3.3 CPLD
1.3.4 FPGA
1.3.5 CPLD与FPGA的区别
1.3.6 SOPC
1.4 IP核
习题1
第2章 Verilog HDL基础
2.1 Verilog HDL的基本单元——模块
2.1.1 简单Verilog HDL程序实例
2.1.2 Verilog HDL程序的基本结构
2.1.3 逻辑功能描述
2.2 Verilog HDL基本语法
2.2.1 词法规定
2.2.2 常量及其表示
2.2.3 变量的数据类型
2.3 运算符及表达式
2.3.1 算术运算符
2.3.2 位运算符
2.3.3 缩位运算符
2.3.4 关系运算符
2.3.5 等式运算符
2.3.6 逻辑运算符
2.3.7 移位运算符
2.3.8 位拼接运算符
2.3.9 条件运算符
2.3.10 优先级别
2.4 过程语句
2.4.1 initial 语句
2.4.2 always语句
2.5 块语句
2.5.1 串行块begin…end
2.5.2 并行块fork…join
2.6 赋值语句
2.6.1 连续赋值
2.6.2 过程赋值
2.7 条件语句
2.7.1 if…else 语句
2.7.2 case语句
2.7.3 条件的描述完备性
2.8 循环语句
2.8.1 forever语句
2.8.2 repeat语句
2.8.3 while语句
2.8.4 for语句
2.8.5 disable语句
2.9 task 和function 说明语句
2.9.1 task 说明语句
2.9.2 function说明语句
2.9.3 task和function 说明语句的不同点
2.10 编译向导
2.10.1 宏定义语句‘define
2.10.2 文件包含语句‘include
2.10.3 条件编译命令‘ifdef、else、endif
2.10.4 时间尺度命令‘timescale
2.11 Verilog HDL设计举例
2.11.1 组合逻辑电路描述
2.11.2 时序逻辑电路
2.12 小结
习题2
第3章 Verilog HDL层次化描述
3.1 设计方法学
3.2 数据流建模描述方式
……
第4章 Verilog有限状态机设计
第5章 Verilog代码规范和代码风格
第6章 逻辑验证与测试平台
第7章 逻辑综合与静态时序分析
第8章 Altera FPGA/CPLD器件及编程配置
第9章 数字电路与系统的设计实例
第10章 可编程片上系统
附录A 常用EDA软件使用指南
附录B DE2介绍
参考文献