本书从用户的角度全面阐述了Verilog HDL语言的重要细节和基本设计方法，并详细介绍了Verilog 2001版的主要改进部分。本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等高级主题。书中的内容全部符合Verilog HDL IEEE 1364-2001标准。

第一部分 Verilog基础知识
第1章 Verilog HDL数字设计综述
1.1 数字电路CAD技术的发展历史
1.2 硬件描述语言的出现
1.3 典型设计流程
1.4 硬件描述语言的意义
1.5 Verilog HDL的优点
1.6 硬件描述语言的发展趋势
第2章 层次建模的概念
2.1 设计方法学
2.2 四位脉动进位计数器
2.3 模块
2.4 模块实例
2.5 逻辑仿真的构成
2.6 举例
2.7 小结
2.8 习题
第3章 基本概念
3.1 词法约定
3.2 数据类型
3.3 系统任务和编译指令
3.4 小结
3.5 习题
第4章 模块和端口
4.1 模块
4.2 端口
4.3 层次命名
4.4 小结
4.5 习题
第5章 门级建模
5.1 门的类型
5.2 门延迟
5.3 小结
5.4 习题
第6章 数据流建模
6.1 连续赋值语句
6.2 延迟
6.3 表达式、操作符和操作数
6.4 操作符类型
6.5 举例
6.6 小结
6.7 习题
第7章 行为级建模
7.1 结构化过程语句
7.2 过程赋值语句
7.3 时序控制
7.4 条件语句
7.5 多路分支语句
7.6 循环语句
7.7 顺序块和并行块
7.8 生成块
7.9 举例
7.10 小结
7.11 习题
第8章 任务和函数
8.1 任务和函数的区别
8.2 任务
8.3 函数
8.4 小结
8.5 习题
第9章 实用建模技术
9.1 过程连续赋值
9.2 改写（覆盖）参数
9.3 条件编译和执行
9.4 时间尺度
9.5 常用的系统任务
9.6 小结
9.7 习题
第二部分 Verilog高级主题
第10章 时序和延迟
10.1 延迟模型的类型
10.2 路径延迟建模
10.3 时序检查
10.4 延迟反标注
10.5 小结
10.6 习题
第11章 开关级建模
11.1 开关级建模元件
11.2 举例
11.3 小结
11.4 习题
第12章 用户自定义原语
12.1 UDP的基础知识
12.2 表示组合逻辑的UDP
12.3 表示时序逻辑的UDP
12.4 UDP表中的缩写符号
12.5 UDP设计指南
12.6 小结
12.7 习题
第13章 编程语言接口
13.1 PLI的使用
13.2 PLI任务的连接和调用
13.3 内部数据表示
13.4 PLI库子程序
13.5 小结
13.6 习题
第14章 使用Verilog HDL进行逻辑综合
14.1 什么是逻辑综合
14.2 逻辑综合对数字设计行业的影响
14.3 Verilog HDL综合
14.4 逻辑综合流程
14.5 门级网表的验证
14.6 逻辑综合建模技巧
14.7 时序电路综合举例
14.8 小结
14.9 习题
第15章 高级验证技术
15.1 传统的验证流程
15.2 断言检查
15.3 形式化验证
15.4 小结
第三部分 附 录
附录A 强度建模和高级线网类型定义\t
附录B PLI子程序清单\t
附录C 关键字、系统任务和编译指令\t
附录D 形式化语法定义\t
附录E Verilog有关问题解答\t
附录F Verilog举例\t
参考文献\t
译者后记