高敬鹏、武超群、白锦良编著的《零点起飞学Xilinx FPGA》以Verilog HDL语言为蓝本，结合ISE与ModelSim，通过丰富的实例，从实验、实践、实用的角度，详细叙述了FPGA在电子系统中的应用。全书共13章，主要内容包括FPGA系统设计基础、ISE与ModelSim软件安装、ISE软件操作基础、Verilog HDL语言概述、Verilog HDL程序结构、Verilog HDL语言基本要素、面向综合的行为描述语句、可综合状态机开发、面向验证和仿真的行为描述语句、系统任务和编译预处理语句、Verilog HDL语言基础程序设计、扩展接口设计和系统设计实例，全面详细地阐述了FPGA的设计方法和开发过程。
本书内容安排由浅入深，从易到难，各章节既相对独立又前后关联。本书最大的特点是打破了传统书籍的讲解方法，以图解方式讲解基本功能的操作与应用，并通过提示、技巧和注意的方式指导读者加深对重点内容的理解，从而使读者能够真正将所学运用到实际产品的设计和生产中去。本书各章配有习题，以指导读者进行深入学习。
本书既可作为高等学校电子系统设计课程的教材，也可作为电路设计及相关行业工程技术人员的技术参考书。

第1章 FPGA系统设计基础
1.1 FPGA技术的发展历史和动向
1.1.1 FPGA技术的发展历史
1.1.2 FPGA技术的发展动向
1.2 FPGA的典型应用领域
1.2.1 数据采集和接口逻辑领域
1.2.2 高性能数字信号处理领域
1.2.3 其他应用领域
1.3 FPGA的工艺结构
1.4 典型的Xilinx FPGA芯片
1.5 FPGA芯片的应用
1.6 工程项目中FPGA芯片的选择策略和原则
1.6.1 尽量选择成熟的产品系列
1.6.2 尽量选择兼容性好的封装
1.6.3 尽量选择一个公司的产品
1.7 FPGA的设计流程
1.8 思考与练习
第2章 ISE与ModelSim的安装
2.1 ISE的安装
2.2 ModelSim SE的安装与启动
2.3 ISE联合ModelSim设置
2.4 思考与练习
第3章 ISE操作基础
3.1 ISE的基本使用方法
3.1.1 新建工程
3.1.2 新建HDL文件
3.1.3 添加HDL文件
3.1.4 新建原理图设计
3.1.5 在原理图中调用模块
3.1.6 编辑原理图
3.1.7 用Constraints Editor设置约束
3.1.8 使用XST进行综合
3.1.9 设计实现
3.1.10 生成下载文件
3.1.11 下载FPGA
3.2 仿真验证
3.2.1 在ISE中仿真验证
3.2.2 在ISE中调用ModelSim
3.3 CORE Generator的使用方法
3.3.1 新建CORE Generator工程
3.3.2 新建IP
3.3.3 修改已有IP的参数
3.3.4 在设计中例化IP
3.3.5 选择不同版本的IP
3.4 流水灯实例
3.4.1 硬件介绍
3.4.2 创建工程
3.4.3 编写Verilog代码
3.4.4 UCF管脚约束
3.4.5 编译工程
3.4.6 ISE仿真
3.4.7 ModelSim仿真验证
3.5 思考与练习
第4章 Verilog HDL语言概述
4.1 Verilog HDL语言简介
4.1.1 硬件描述语言
4.1.2 Verilog HDL语言的历史
4.1.3 Verilog HDL语言的能力
4.1.4 Verilog HDL和VHDL语言的异同
4.1.5 Verilog HDL和C语言的异同
4.2 Verilog HDL语言的描述层次
4.2.1 Verilog HDL语言描述能力综述
4.2.2 系统级和算法级建模
4.2.3 RTL级建模
4.2.4 门级和开关级建模
4.3 基于Verilog HDL语言的FPGA开发流程
4.4 Verilog HDL语言的可综合与仿真特性
4.4.1 Verilog HDL语句的可综合性
4.4.2 Verilog HDL语句的仿真特性说明
4.5 Verilog HDL程序开发的必备知识
4.5.1 数字的表示形式
4.5.2 常用术语解释
4.5.3 Verilog HDL程序的优劣判断指标
4.6 Verilog HDL程序设计模式
4.6.1 自顶向下的设计模式
4.6.2 层次与模块化模式
4.6.3 IP核的重用
4.7 思考与练习
第5章 Verilog HDL程序结构
5.1 程序模块
5.1.1 Verilog HDL模块的概念
5.1.2 模块的基本结构
5.1.3 端口声明
5.2 Verilog HDL的层次化设计
5.2.1 Verilog HDL层次化设计的表现形式
5.2.2 模块例化
5.2.3 参数映射
5.2.4 在ISE中通过图形化方式实现层次化设计
5.3 Verilog HDL语言的描述形式
5.3.1 结构描述形式
5.3.2 行为描述形式
5.3.3 混合设计模式
5.4 思考与练习
第6章 Verilog HDL语言的基本要素
6.1 标志符与注释
6.1.1 标志符
6.1.2 注释
6.2 数字与逻辑数值
6.2.1 逻辑数值
6.2.2 常量
6.2.3 参数
6.3 数据类型
6.3.1 线网类型
6.3.2 寄存器类型
6.4 运算符和表达式
6.4.1 赋值运算符
6.4.2 算术运算符
6.4.3 逻辑运算符
6.4.4 关系运算符
6.4.5 条件运算符
6.4.6 位运算符
6.4.7 拼接运算符
6.4.8 移位运算符
6.4.9 一元约简运算符
6.5 思考与练习
第7章 面向综合的行为描述语句
7.1 触发事件控制
7.1.1 信号电平事件语句
7.1.2 信号跳变沿事件语句
7.2 条件语句
7.2.1 if语句
7.2.2 case语句
7.2.3 条件语句的深入理解
7.3 循环语句
7.3.1 repeat语句
7.3.2 while语句
7.3.3 for语句
7.3.4 循环语句的深入理解
7.4 任务与函数
7.4.1 task语句
7.4.2 function语句
7.4.3 深入理解任务和函数
7.5 思考与练习
第8章 可综合状态机开发
8.1 状态机的基本概念
8.1.1 状态机的工作原理及分类
8.1.2 状态机描述方式
8.1.3 状态机设计思想
8.2 可综合状态机设计原则
8.2.1 状态机开发流程
8.2.2 状态编码原则
8.2.3 状态机的容错处理
8.2.4 常用的设计准则
8.3 状态机的Verilog HDL实现
8.3.1 状态机实现综述
8.3.2 Moore状态机开发实例
8.3.3 Mealy状态机开发实例
8.4 思考与练习
第9章 面向验证和仿真