由马克编写的这本《System Verilog数字系统设计(影印版)》是国外电子信息精品著作。全书共分14个章节，内容包括：SystemVerilog基本语法，如何用SystemVerilog构成数字电路、组件和系统，以及应该如何使用SystemVerilog搭建测试平台，并对设计进行验证。

SystemVerilog是21世纪电子设计师必须掌握的最重要的语言之一，因为它是设计和验证复杂电子系统核心芯片的重要手段。由马克编写的这本《System Verilog数字系统设计(影印版)》是用SystemVerilog语言设计并验证数字系统的基本概念和具体方法。在介绍基本语法的基础上，阐述了如何用SystemVerilog构成数字电路、组件和系统，以及应该如何使用SystemVerilog搭建测试平台，并对设计进行验证。

《System Verilog数字系统设计(影印版)》既适合作电子、自动化和计算机专业本科生和研究生的教科书，也适合已经掌握Verilog和VHDL硬件描述语言的工程师使用。

List of Figures

List of Tables

Preface

Acknowledgments

About the Author

1.Introduction

2.Combinational Logic Design

3.Combinational Logic Using SystemVerilog Gate Models

4.Combinational Building Blocks

5.SystemVerilog Models of Sequential Logic Blocks

6.Synchronous Sequential Design

7.Complex Sequential Systems

8.Writing Testbenches

9.SystemVerilog Simulation

10.SystemVerilog Synthesis

11.Testing Digital Systems

12.Design for Testability

13.Asynchronous Sequential Design

14.Interfacing with the Analog World

A.SystemVerilog and Verilog

Answers to Selected Exercises

Bibliography

Index