这是本书的第四版，现在这个版本不仅提供了VHDL语言体系，而且还提供了设计方法学的知识。这一版将通过创建一个VHDL设计，按照对设计进行仿真、综合，设计布局与布线，使用VITAL仿真来验证最终结果这么一个步骤来指导读者。快速（At-Speed）调试新技术可以提供极其快捷的设计验证。在这一版中的设计实例已经被更新以及时反映设计方法学的最新关注点。

本书从实用的角度出发，用讲解实例的方法，由浅入深地向读者依次介绍了VHDL的基本概念、建模的过程、预定义属性和配置等基本内容，并详细地介绍了设计描述、逻辑综合、RTL仿真、布局布线、VITAL仿真，以及系统硬件调试这样一个完整的VHDL设计过程。这样做目的是希望读者在完成本书的各个例题后，基本能够掌握基于VHDL的数字系统设计方法，使其数字系统的设计能力上升到一个新的水平。

本书适合作为高等院校电子及计算机类专业，或相关专业高年级学生或研究生的教材，也可作为工程技术人员的参考用书。

第1章 VHDL介绍

 1.1 VHDL术语

 1.2 在VHDL中描述硬件

 1.3 Entity实体

1.3.1 结构体

1.3.2 并行信号赋值

1.3.3 事件安排

1.3.4 语句并行性

1.3.5 结构设计

1.3.6 顺序行为

1.3.7 进程语句

1.3.8 进程声明区域

1.3.9 进程语句部分

1.3.10 进程的执行

1.3.11 顺序语句

1.3.12 结构体选择

1.3.13 配置语句

1.3.14 配置的作用

 本章小结

第2章 行为建模

 2.1 行为建模入门

 2.2 传输延迟与惯性延迟

2.2.1 惯性延迟

2.2.2 传输延迟

2.2.3 惯性延迟模型

2.2.4 传输延迟模型

 2.3 仿真delta

 2.4 驱动器

2.4.1 驱动器的创建

2.4.2 坏的多驱动模型

 2.5 类属

 2.6 块语句

2.6.1 块的构成

2.6.2 块的保护

 本章小结

第3章 顺序进程

 3.1 进程语句

3.1.1 敏感列表

3.1.2 进程举例

 3.2 信号赋值与变量赋值

3.2.1 不正确的mux例子

3.2.2 正确的mux例子

 3.3 顺序语句

 3.4 IF语句

 3.5 CASE语句

 3.6 LOOP循环

3.6.1 LOOP语句

3.6.2 NEXT语句

 3.7 EXIT语句

 3.8 ASSERT语句

 3.9 WAIT语句

3.9.1 WAIT ON信号

3.9.2 WAIT UNTIL布尔表达式

3.9.3 WAIT FOR时间表达式

3.9.4 多重WAIT条件

3.9.5 WAIT超时

3.9.6 敏感列表和WAIT语句

 3.10 并行赋值问题

 3.11 被动进程

 本章小结

第4章 数据类型

 4.1 对象类型

4.1.1 信号

4.1.2 变量

4.1.3 常数

 4.2 数据类型

4.2.1 标量类型

4.2.2 复合类型

4.2.3 不完整类型

4.2.4 文件类型

 4.3 文件类型的注意事项

 4.4 子类型

 本章小结

第5章 子程序和程序包

 5.1 子程序

5.1.1 函数

5.1.2 转换函数

5.1.3 解出函数

5.1.4 过程

 5.2 程序包

5.2.1 程序包声明

5.2.2 延迟常数

5.2.3 子程序的声明

5.2.4 程序包体

 本章小结

第6章 预定义属性

 6.1 数值类属性

6.1.1 数据类型的数值属性

6.1.2 数组的数值属性

6.1.3 块的数值属性

 6.2 函数类属性

6.2.1 数据类型的函数属性

6.2.2 数组的函数属性

6.2.3 信号的函数属性

6.2.4 'EVENT属性和'LAST_VALUE属性

6.2.5 'LAST_EVENT属性

6.2.6 'ACTIVE属性和'LAST_ACTIVE属性

 6.3 信号类属性

6.3.1 'DELAYED信号延迟属性

6.3.2 'STABLE信号稳定属性

6.3.3 'QUIET信号静止属性

6.3.4 'TRANSACTION事务属性

 6.4 类型类属性

 6.5 范围类属性

 本章小结

第7章 配置

 7.1 默认配置

 7.2 元件配置

7.2.1 低层配置

7.2.2 实体—结构体对配置

7.2.3 端口映射

 7.3 实体映射

 7.4 配置中的类属

 7.5 在结构体中指定类属参数值

 7.6 在配置中指定类属参数值

 7.7 板—插座—芯片描述方法

 7.8 块的配置

 7.9 结构体的配置

 本章小结

第8章 VHDL高级特性

 8.1 重载

8.1.1 子程序重载

8.1.2 重载运算符

 8.2 别名

 8.3 限定表达式

 8.4 用户自定义属性

 8.5 生成语句

8.5.1 规则生成语句

8.5.2 不规则生成语句

 8.6 文件输入/输出程序包TextIO

 本章小结

第9章 综合

 9.1 寄存器传输级（RTL）描述

 9.2 约束条件

9.2.1 时序约束条件

9.2.2 时钟约束条件

 9.3 属性

9.3.1 负载

9.3.2 驱动

9.3.3 到达时间

 9.4 工艺库

 9.5 综合

9.5.1 转换

9.5.2 优化布尔方程

9.5.3 展平

9.5.4 因子分解

9.5.5 门级映射

 本章小结

第10章 VHDL综合设计

 10.1 简单的门——并行赋值语句

 10.2 IF控制语句

 10.3 Case控制语句

 10.4 简单的顺序语句

 10.5 异步复位

 10.6 异步预置位和清零

 10.7 复杂的顺序语句

 10.8 4位移位寄存器

 10.9 状态机设计举例

 本章小结

第11章 高级设计流程

 11.1 RTL仿真

 11.2 VHDL综合

 11.3 门级功能验证

 11.4 布局与布线

 11.5 版图时序仿真

 11.6 静态定时分析

 本章小结

第12章 顶层系统设计

 12.1 CPU设计

 12.2 顶层系统的操作

 12.3 指令系统

 12.4 简单的指令表述

 12.5 CPU顶层设计

 12.6 块复制操作

 本章小结

第13章 CPU：综合描述

 13.1 ALU（算术逻辑单元）

 13.2 Comp（比较器）

 13.3 Control（控制模块）

 13.4 Reg（寄存器）

 13.5 Regarray（寄存器阵列）

 13.6 Shift（移位）

 13.7 Trireg（三态寄存器）

 本章小结

第14章 CPU：RTL仿真

 14.1 测试平台

14.1.1 测试平台的分类

14.1.2 只有激励的测试平台

14.1.3 完全测试平台

14.1.4 特定仿真器

14.1.5 混合测试平台

14.1.6 快速测试平台

 14.2 CPU仿真

 本章小结

第15章 CPU设计：综合结果

 本章小结

第16章 布局布线

 16.1 布局布线过程

 16.2 器件的布局布线

16.2.1 创建工程

16.2.2 后续步骤

 本章小结

第17章 CPU：VITAL仿真

 17.1 VITAL库

 17.2 VITAL仿真过程概览

 17.3 VITAL实现

 17.4 简单VITAL模型

 17.5 VITAL结构体

17.5.1 连线延迟部分

17.5.2 触发器例子

 17.6 SDF文件

 17.7 VITAL仿真

 17.8 反标注仿真

 本章小结

第18章 快速调试技术

 18.1 分析工具

 18.2 调试

 18.3 CPU设计调试

18.3.1 创建工程

18.3.2 指定顶层参数

18.3.3 指定工程参数

 18.4 分析信号

 18.5 编写待分析设计

 18.6 实现新的设计

 18.7 开始调试

 18.8 使能断点

 18.9 触发位置

 18.10 波形显示

 18.11 设置观察点

 18.12 复杂触发

 本章小结

附录A

附录B

附录C

附录D

 D.1 别名（Alias）

 D.2 属性变化

 D.3 位串文字

 D.4 延时长度（DELAY_LENGTH）子类型

 D.5 直接例化

 D.6 扩展标识符

 D.7 文件操作

 D.8 外部接口

 D.9 生成语句变化

 D.10 全局静态赋值

 D.11 组

 D.12 追加绑定

 D.13 延迟进程

 D.14 纯函数和非纯函数

 D.15 脉冲滤除

 D.16 报告（Report）语句

 D.17 共享变量

 D.18 移位操作符

 D.19 语法一致性

 D.20 无影响

 D.21 同或（XNOR）操作符