本书基于RISC-V和Chisel讲解自定义CPU的实现。全书分为5个部分，立足于CPU、存储器、计算机架构等基础知识，逐步带领读者实现简单的加减法、分支、比较等基础指令，理解流水线对于CPU高速化的重要意义及实现，最后应用向量扩展语言实现自定义CPU。要提醒的是，本书所指的“CPU制作”仅限于软件上的设计和模拟，不涉及FPGA上的实现，
本书适用于RISC-V初学者，想了解CPU、指令集等底层实现的软件工程师，工科院校微电子技术、信息技术、计算机科学相关专业的学生。

西山悠太朗，出生于1991年，毕业于东京大学，现任Fixstars RISC-V研究所研究员，Westberg株式会社董事长。拥有媒体和教育出版等多个行业的业务经验。基于大数据分析和网络营销，为从上市公司到创业公司的服务对象提供广泛业务支持。得益于经营个人计算机制造商的契机，对计算机产生了浓厚的兴趣，目前致力于RISC-V研究。著作有《跟一线专家学到的SEO技术圣经》（Mynavi）、《职位描述：你在玩什么游戏》（土日出版）。

第Ⅰ部分 CPU制作的基础知识
第1章 什么是CPU
1.1 电路能够描述逻辑的理由
1.1.1 转换为数字信号
1.1.2 描述逻辑运算的电路
1.1.3 可以描述任何真值表的基本逻辑电路
1.2 为何能用基本逻辑电路实现CPU
1.2.1 时序逻辑电路：锁存器
1.2.2 有限状态机
1.2.3 通过时钟信号同步
1.3 CPU的制造流程
第2章 计算机架构
2.1 存储器
2.1.1 寄存器
2.1.2 主存
2.2 计算机的基本处理流程
2.2.1 取指令（IF）
2.2.2 指令译码（ID）
2.2.3 运算（EX）
2.2.4 访存（MEM）
2.2.5 回写
第3章 Chisel基础
3.1 什么是Chisel
3.2 什么是面向对象
3.2.1 类和实例
3.2.2 继承
3.3 Scala的基本语法
3.3.1 变量var和val
3.3.2 方法：def()
3.3.3 集合：Seq
3.3.4 for表达式
3.3.5 对象
3.3.6 命名空间
3.4 Chisel的基本语法
3.4.1 位值的基本类型
3.4.2 运算符
3.4.3 Module类
3.4.4 IO对象
3.4.5 Flipped对象
3.4.6 信号连接
3.4.7 组合逻辑电路：Wire/WireDefault
3.4.8 时序逻辑电路：RegInit
3.4.9 用Mem定义寄存器文件
3.4.10 控制电路
3.4.11 位操作
3.4.12 用printf调试
第Ⅱ部分 简单的CPU实现
第4章 环境架构
4.1 下载chisel-template
4.2 用Docker架构运行环境
4.2.1 安装Docker
4.2.2 创建Dockerfile
4.2.3 创建镜像
4.2.4 创建容器
4.3 指令位列和常量文件
4.3.1 Instructions.scala
4.3.2 Consts.scala
4.4 第Ⅱ部分要实现的指令和Chisel完整代码
第5章 取指令的实现
5.1 Chisel代码概要
5.2 Chisel的实现
第6章 用ChiselTest进行取指令测试
6.1 ChiselTest的实现
6.2 测试流程
6.3 创建Chisel测试代码
6.3.1 特征：trait
6.3.2 peek()方法
6.3.3 clock.step()方法
6.4 创建存储器用HEX文件
6.5 用printf输出调试信号
6.6 运行测试
6.7 Docker容器的commit
第7章 指令译码器的实现
7.1 Chisel的实现
7.1.1 寄存器编号的译码
7.1.2 寄存器数据的读取
7.1.3 调试信号的输出
7.2 运行测试
第8章 LW指令的实现
8.1 RISC-V的LW指令定义
8.2 Chisel的实现
8.2.1 指令位模式的定义
8.2.2 CPU和存储器之间的端口定义
8.2.3 CPU内部的处理实现
8.2.4 存储器的数据读取实现
8.3 运行测试
8.3.1 创建指令文件lw.hex
8.3.2 存储器加载文件名的修改
8.3.3 测试结束条件的修改
8.3.4 添加调试信号
8.3.5 运行测试
第9章 SW指令的实现
9.1 RISC-V的SW指令定义
9.2 Chisel的实现
9.2.1 指令位模式的定义
9.2.2 CPU和存储器间的端口定义
9.2.3 CPU内部的处理实现
9.2.4 存储器的数据写入实现
9.3 运行测试
9.3.1 创建指令文件sw.hex
9.3.2 存储器加载文件名的修改
9.3.3 测试结束条件的修改
9.3.4 添加调试信号
9.3.5 运行测试
第10章 加减法指令的实现
10.1 RISC-V的加减法指令定义
10.2 Chisel的实现
10.2.1 指令位模式的定义
10.2.2 加减法结果的连接（EX阶段）
10.2.3 加减法结果的寄存器回写（WB阶段）
第11章 逻辑运算的实现
11.1 RISC-V的逻辑运算指令定义
11.2 Chisel的实现
11.2.1 指令位模式的定义
11.2.2 逻辑运算结果的连接（EX阶段）
11.2.3 逻辑运算结果的寄存器回写（WB阶段）
第12章 译码器的强化
12.1 ALU译码
12.1.1 译码器的强化（ID阶段）
12.1.2 利用译码信号简化ALU（EX阶段）
12.2 MEM译码
12.2.1 译码器的强化（ID阶段）
12.2.2 指令译码的非必要化（MEM阶段）
12.3 WB译码
12.3.1 译码器强化（ID阶段）
12.3.2 指令译码的非必要化（WB阶段）
第13章 移位运算的实现
13.1 RISC-V的移位运算指令定义
13.2 Chisel的实现
13.2.1 指令位模式的定义
13.2.2 译码信号的生成（ID阶段）
13.2.3 移位运算结果的连接（EX阶段）
第14章 比较运算的实现
14.1 RISC-V的比较运算指令定义
14.2 Chisel的实现
14.2.1 指令位模式的定义
14.2.2 译码信号的生成（ID阶段）
14.2.3 比较运算结果的连接