RISC-V指令集是由加州大学伯利克分校的Andrew Waterman等人提出的一种新指令集。RISC-V在2015年成立了基金会，由200多个成员组织组成，建立了个开放、协作的软硬件创新者社区，为前沿创新提供动力。
本书主要设计一个支持RV-32I、RV-32C和RV-32M指令集的超标量乱序执行处理器。该处理器的带宽为4发射，指令流水线深度为14级。流水线包括指令取指、分支预测、指令缓存、指令预处理、指令队列、指令译码、重命名、分派、保留站、执行单元、重排序及内存管理等模块。本书中讲述了每个模块的关键设计及实现逻辑。

1RISC-V超标量处理器
2fetch取指单元
3BPU分支预测单元
3.1全局历史信息缓存
3.2方向预测器
3.3BTB分支目标缓存
4ICACHE指令缓存单元
4.1ITLB
4.2ICACHE
5predecoder指令预处理单元
6instructionqueue指令队列单元
6.1BTAC分支目标地址缓存
6.2PHT模式历史表
6.3指令存储与调度
7decoder指令译码单元
7.1UOP定义域规则
7.2指令译码
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