第1章 硬件开发平台介绍
1.1 Xilinx FPGA器件
1.1.1 Xilinx公司简介
1.1.2 Xilinx的FPGA器件系列
1.2 EGO1实验板卡
1.2.1 EGO1实验板卡概述
1.2.2 板卡使用注意事项
1.2.3 EGO1实验板卡用户手册
1.3 EGO1实验板卡测试流程
1.4 EGO1实验板卡的引脚约束
第2章 Vivado软件平台介绍
2.1 Vivado设计套件
2.1.1 Vivado软件安装流程
2.1.2 IP封装器、IP集成器和可扩展IP目录
2.1.3 标准化XDC约束文件
2.1.4 工程命令语言
2.1.5 Vivado设计套件的启动方法
2.1.6 Vivado设计套件的界面
2.2 FPGA设计流程
2.2.1 Vivado套件的设计流程
2.2.2 设计综合流程
2.2.3 设计实现流程
2.3 硬件描述语言
2.3.1 VHDL简介
2.3.2 Verilog HDL简介
第3章 FPGA设计实例
3.1 74系列IP封装设计实例
3.1.1 IP核分类
3.1.2 IP封装实验流程
3.2 基于原理图的设计实例——全加器
3.2.1 全加器实验原理
3.2.2 实验步骤
3.3 基于Verilog HDL的设计实例——流水灯
3.3.1 设计要求
3.3.2 操作步骤
第4章 组合逻辑电路设计实例
4.1 逻辑门电路
4.1.1 基本及常用的逻辑门
4.1.2 与非门电路的简单应用
4.2 多路选择器
4.2.1 2选1多路选择器
4.2.2 4选1多路选择器
4.2.3 4位2选1多路选择器
4.2.4 74LS253的IP核设计及应用
4.2.5 74LS151的IP核设计
4.3 数值比较器
4.3.1 4位二进制数值比较器
4.3.2 74LS85的IP核设计及应用
4.3.3 利用数据选择器74LS设计2位比较器
4.4 译码器
4.4.1 3-8线译码器
4.4.2 74LS138的IP核设计及应用
4.4.3 显示译码器
4.5 编码器
4.5.1 二进制普通编码器
4.5.2 二进制优先编码器
4.5.3 中规模集成8-3线优先编码器74LS148的IP核设计
4.6 编码转换器
4.6.1 二进制-BCD码转换器
4.6.2 格雷码转换器
4.7 加法器
4.7.1 半加器
4.7.2 全加器
4.7.3 4位全加器
4.8 减法器
4.8.1 半减器
4.8.2 全减器
4.9 乘法器
4.10 除法器
第5章 时序逻辑电路设计实例
5.1 锁存器和触发器
5.1.1 锁存器
5.1.2 触发器
5.1.3 74LS74的IP核设计及应用
5.2 寄存器
5.2.1 基本寄存器
5.2.2 移位寄存器
5.2.3 74LS194的IP核设计及应用
5.3 计数器
5.3.1 二进制计数器
5.3.2 N进制计数器
5.3.3 任意波形的实现
5.3.4 74LS161的IP核设计及应用
5.4 脉冲宽度调制
5.5 时序逻辑电路综合设计
第6章 数字逻辑设计和接口实例
6.1 有限状态机
6.1.1 Moore状态机和Mealy状态机
6.1.2 有限状态机设计例程
6.2 大公约数
6.2.1 GCD算法
6.2.2 改进的GCD算法
6.3 整数平方根
6.3.1 整数平方根算法
6.3.2 改进的整数平方根算法
6.4 存储器
6.4.1 只读存储器
6.4.2 分布式的存储器
6.5 VGA控制器
6.5.1 VGA的时序
6.5.2 VGA控制器实例
6.6 键盘和鼠标接口
6.6.1 键盘
6.6.2 鼠标
第7章 数字逻辑综合实验
7.1 数字钟
7.2 数字频率计
7.3 7段数码管滚动显示号码
7.4 电梯控制器
参考文献

廉玉欣、侯博雅、王猛、侯云鹏编著的《Vivado入门与FPGA设计实例（电子信息科学与工程类专业规划教材普通高等教育十三五规划教材）》以Xilinx公司的Vivado FPGA设计套件为软件平台，以依元素科技有限公司的EGO1 Aritix-7实验板卡为硬件平台，将硬件描述语言Verilog HDL与FPGA设计实例相结合，系统介绍了利用Vivado和Verilog HDL进行数字电路设计和FPGA开发的方法与流程。
本书主要内容包括硬件开发平台介绍、Vivado软件平台介绍、FPGA设计实例、组合逻辑电路设计实例、时序逻辑电路设计实例、数字逻辑设计和接口实例及数字逻辑综合实验。本书将Verilog HDL的语法讲解融入大量的FPGA设计实例中，内容由浅入深、循序渐进、系统全面，易于读者掌握Verilog HDL和FPGA设计方法。
本书不仅可作为高等学校电子信息类、电气信息类、自动化类等专业的本科生教材，也可以作为数字电路设计工程师和技术人员的参考用书。