《数字逻辑基础与Verilog硬件描述语言》在数字逻辑经典方法理论介绍基础上，进一步加强了基于硬件描述语言的电路设计的部分，精简了基于特定功能集成电路器件的“搭积木”式的传统设计方法，同时配合“数字逻辑”精品课程建设，在内容安排上加大具有工程意义的实例介绍，进一步培养学生的工程意识和素质，为学生从事计算机硬件工程任务奠定良好的基础，也为后续数字系统设计、计算机组成原理、微机原理及嵌入式工程方法等硬件课程打下坚实的基础。本书由贾熹滨、王秀娟、魏坚华编写。

《数字逻辑基础与Verilog硬件描述语言》在介绍数字逻辑基本概念和知识基础上，系统介绍逻辑电路的分析和设计方法，特别结合现代数字系统设计技术的发展，介绍基于硬件描述语言Verilog HDL的逻辑电路建模方法，并给出了所举实例代码及仿真结果。

全书内容分为3部分：第1～3章介绍数字逻辑的理论基础，包括数制、码制、逻辑代数基础以及硬件描述语言基础等；第4章介绍组合电路的分析方法、常用逻辑功能电路的Verilog HDL建模方法以及典型功能模块的应用；第5～8章在分析锁存器/触发器工作原理和逻辑特性基础上，介绍同步时序电路的分析方法，分别讨论了典型和一般同步时序电路的Verilog HDL建模方法，并介绍了典型同步时序模块的应用方法。

《数字逻辑基础与Verilog硬件描述语言》可作为计算机、物联网、自动控制、电子信息等专业的本科生教材，也可作为数字系统设计相关技术人员学习Verilog HDL建模方法的参考书。本书由贾熹滨、王秀娟、魏坚华编写。

第1章 信息表示

 1.1 数制

 1.1.1 基本概念

 1.1.2 常用数制的表示

 1.2 不同数制间的转换

 1.2.1 其他进制数转换为十进制数

 1.2.2 十进制数转换为其他进制数

 1.2.3 二、八、十六进制数间的转换

 1.3 带符号二进制数的表示

 1.3.1 真值与机器数

 1.3.2 定点数与浮点数

 1.3.3 原码

 1.3.4 反码

 1.3.5 补码

 1.3.6 真值、原码、反码、补码之间的关系

 1.4 编码

 1.4.1 数值数据编码

 1.4.2 非数值数据编码

 本章小结

 思考题1

 习题1

第2章 逻辑代数基础

 2.1 概述

 2.2 逻辑代数中的基本概念

 2.3 逻辑代数的基本运算

 2.3.1 与运算

 2.3.2 或运算

 2.3.3 非运算

 2.4 逻辑代数的基本定理及规则

 2.4.1 逻辑代数的基本公理

 2.4.2 逻辑代数的基本定理

 2.4.3 逻辑代数的3个基本规则

 2.5 逻辑函数的性质

 2.5.1 复合逻辑

 2.5.2 逻辑函数的基本表达式

 2.5.3 逻辑函数的标准表达式

 2.6 逻辑函数的化简

 2.6.1 逻辑函数的代数化简法

 2.6.2 逻辑函数的卡诺图化简法

 2.6.3 具有无关项的逻辑函数及其化简

 本章小结

 思考题2

 习题2

第3章 硬件描述语言(Verilog HDL)基础

 3.1 概述

 3.1.1 发展历程

 3.1.2 Verilog HDL的特点

 3.1.3 Verilog HDL模块化设计理念

 3.2 Verilog HDL基础知识

 3.2.1 Verilog HDL模块结构

 3.2.2 Verilog HDL中的词法表示

 3.2.3 Verilog HDL的数据类型

 3.2.4 Verilog HDL的运算符

 3.3 Verilog HDL模块的3种建模方式

 3.3.1 Verilog HDL模块的结构描述方式

 3.3.2 Verilog HDL模块的数据流描述方式

 3.3.3 Verilog HDL模块的行为描述方式

 本章小结

 思考题3

 习题3

第4章 组合电路的逻辑分析与设计

 4.1 概述

 4.2 组合电路的逻辑分析

 4.3 组合电路的设计

 4.4 典型组合逻辑电路

 4.4.1 编码器

 4.4.2 译码器

 4.4.3 数据分配器

 4.4.4 数据选择器

 4.4.5 三态缓冲器

 4.4.6 数值比较电路

 4.4.7 加法器

 4.4.8 奇偶校验电路

 4.5 组合电路中的竞争与险象

 4.5.1 竞争与险象

 4.5.2 险象的分类

 4.5.3 逻辑险象的判断

 4.5.4 逻辑险象的消除

 本章小结

 思考题4

 习题4

第5章 锁存器与触发器

 5.1 概述

 5.2 基本R-S锁存器

 5.3 D锁存器及D触发器

 5.3.1 D锁存器

 5.3.2 正边沿D触发器

 5.3.3 D触发器的Verilog HDL模型

 5.4 J-K锁存器及触发器

 5.4.1 J-K锁存器

 5.4.2 负边沿J-K触发器

 5.4.3 J-K触发器的Verilog HDL模型

 5.5 T触发器和T'触发器

 5.6 锁存器和触发器的区别

 5.7 不同类型触发器之间的转换

 本章小结

 思考题5

 习题5

第6章 时序电路概要和同步时序电路分析

 6.1 概述

 6.1.1 时序电路的基本结构

 6.1.2 时序电路的逻辑函数表达式

 6.1.3 时序电路的分类

 6.1.4 时序电路的描述方法

 6.2 同步时序电路的分析方法与步骤

 6.3 同步时序电路分析举例

 6.4 同步时序电路中的“挂起”现象

 本章小结

 思考题6

 习题6

第7章 典型同步时序电路的设计与应用

 7.1 概述

 7.2 计数器

 7.2.1 基于触发器的二进制同步计数器设计

 7.2.2 同步二进制计数器的Verilog HDL描述

 7.2.3 多种编码十进制计数器的Verilog HDL参数化设计模型

 7.2.4 多功能4位二进制加法计数器模块及应用电路分析

 7.2.5 任意模数加1计数器的Verilog HDL参数化设计模型

 7.3 寄存器及其Verilog HDL模型

 7.4 移位寄存器

 7.4.1 串入-串出结构的移位寄存器

 7.4.2 串入-并出结构的移位寄存器

 7.4.3 并入-串出结构的移位寄存器

 7.4.4 多功能移位寄存器

 7.5 移位寄存器型计数器

 7.5.1 环形计数器

 7.5.2 扭环形计数器

 7.5.3 最大长度移位型计数器

 7.6 节拍分配器一

 7.7 序列信号发生器

 本章小结

 思考题7

 习题7

第8章 一般同步时序电路的设计

 8.1 原始状态图(表)的建立

 8.2 状态化简

 8.3 状态分配

 8.4 一般同步时序电路设计举例

 8.5 Verilog HDL综合设计举例

 本章小结

 思考题8

 习题8

附录A 基于Quartus环境和Verilog HDL的电路设计与仿真实例

参考文献