本书针对人工智能硬件电路设计基础，着重介绍硬件电路相关的设计知识及SoC设计开发过程中数字前端知识，包括VHDL技术、Verilog技术及HLS技术。同时将开发SoC中常用的模块作为应用实例进行详细讲解。
VHDL技术部分详细介绍了VHDL语言的背景知识、基本语法结构和VHDL代码的编写方法。另外，该部分还加入了基础电路和简单系统的设计实例，以及设计共享的内容，以便进行代码的分割、共享和重用。Verilog技术部分详细介绍了与VHDL技术部分相对应的内容，以便读者对照学习。在此基础上，本书还给出了一些应用实例，为读者深入研究SoC设计开发提供了具体的系统电路设计和验证结果。本书附录详细介绍了Xilinx和Altera FPGA软件环境，以及在远程服务器下的操作步骤。同时附上书中涉及的所有代码，方便读者进行复现和二次开发。

廖永波，电子科技大学副教授。电子科技大学博士、本科毕业，兰州大学硕士毕业。赴澳大利亚机器人视觉中心和昆士兰科技大学、比利时IMEC、美国University of Kansas作访问学者。
担任四川省电子学会副秘书长、四川省电子学会EDA专委会秘书长；受邀担任四省科技厅评审专家、重庆市科技厅评审专家；曾担任IEEE审稿人和国际会议分会主席。
曾获评2019年度中国电子学会先进工作者、第七届大学生集成电路设计·应用创新大赛优秀指导老师奖、电子科技大学示范性微电子学院“集成电路工程项目实习实训优秀校内指导老师”。
长期从事高性能数字和混合信号集成电路设计、电源管理集成电路设计、微能量收集系统、集成电路的抗核加固技术、温度传感器芯片设计及生产和测试、类脑算法及芯片等方向的研究，对片上系统、软硬件协同设计等有独到的理解。

第1部分 VHDL技术
第1章 VHDL程序的结构
1.1 库和包集
1.1.1 库
1.1.2 包集
1.1.3 库和包集的声明
1.2 实体、构造体和配置
1.2.1 实体
1.2.2 构造体
1.2.3 配置
1.3 课后习题
第2章 VHDL语言规则
2.1 常量、信号和变量
2.1.1 常量
2.1.2 信号
2.1.3 信号赋值语句
2.1.4 变量
2.1.5 变量赋值语句
2.1.6 比较信号和变量
2.2 数据类型
2.2.1 标量类型
2.2.2 复合类型
2.2.3 存取类型
2.2.4 文件类型
2.2.5 保护类型
2.3 运算操作符和属性
2.3.1 运算操作符
2.3.2 属性
2.3.3 通用属性
2.4 课后习题
第3章 VHDL主要描述语句
3.1 顺序语句
3.1.1 if语句
3.1.2 case语句
3.1.3 比较if语句和case语句
3.1.4 wait语句
3.1.5 loop语句
3.1.6 null语句
3.2 并行语句
3.2.1 process语句
3.2.2 block语句
3.2.3 generate语句
3.2.4 component实例化语句
3.3 子程序
3.3.1 函数
3.3.2 过程
3.4 课后习题
第4章 VHDL组合逻辑电路设计
4.1 4-16译码器
4.2 具有三态输出的8位4输入复用器
4.3 16位桶形移位器
4.4 课后习题
第5章 VHDL时序逻辑电路设计
5.1 带异步清零端的模10计数器
5.2 带同步清零端的4位移位寄存器
5.3 多路输出的时钟分频器
5.4 课后习题
第6章 VHDL状态机设计
6.1 状态机基本组成部分
6.2 状态机设计实例
6.2.1 带同步清零端和装载端的模10计数器
6.2.2 带异步复位端的序列检测器
6.3 课后习题
第7章 VHDL设计实例
第2部分 Verilog技术
第8章 Verilog程序结构
8.1 模块的端口定义和I/O说明
8.1.1 模块端口的定义
8.1.2 输入/输出（I/O）说明
8.2 数据类型定义
8.3 功能描述
8.3.1 连续赋值语句（assign）
8.3.2 过程（always）
8.3.3 元件例化
8.4 课后习题
第9章 Verilog语言规则
9.1 数字和字符串
9.1.1 数字
9.1.2 字符串
9.2 数据类型
9.2.1 取值集合
9.2.2 网络
9.2.3 变量
9.2.4 向量
9.2.5 强度
9.2.6 数组
９.2.7 常量
９.2.8 命名空间
9.3 运算符
9.3.1 算术运算符
9.3.2 逻辑运算符
9.3.3 关系运算符
9.3.4 相等运算符
9.3.5 位运算符
9.3.6 归约运算符
9.3.7 移位运算符
9.3.8 条件运算符
9.3.9 连接与复制运算符
9.4 属性
9.5 课后习题
第10章 Verilog主要描述语句
10.1 赋值语句
10.1.1 连续赋值
10.1.2 过程赋值
10.1.3 过程性连续赋值
10.1.4 赋值对象
10.1.5 阻塞与非阻塞
10.2 if语句
10.3 case语句
10.4 循环语句
10.5 时间控制
10.5.1 延迟控制
10.5.2 事件控制
10.5.3 内部赋值定时控制
10.6 块
10.6.1 顺序块
10.6.2 并行块
10.7 结构化过程
10.7.1 initial结构
10.7.2 always结构
10.7.3 task结构
10.7.4 Function结构
10.7.5 任务和函数的区别
10.8 课后习题
第11章 Verilog组合逻辑电路设计
11.1 4-16译码器
11.2 具有三态输出的8位4输入复用器
11.3 16位桶形移位器
11.4 课后习题
第12章 Verilog时序逻辑电路设计
12.1 带异步清零端的模10计数器
12.2 带同步清零端的4位移位寄存器
12.3 多路输出的时钟分频器
12.4 课后习题
第13章 Verilog状态机设计
13.1 状态机基本组成部分
13.2 状态机设计实例
13.2.1 带同步清零端和装载端的模10计数器
13.2.2 带异步复位端的序列检测器
13.3 课后习题
第14章 Verilog设计实例
14.1 实例一（半加器）
14.2 实例二（4-2编码器）
14.3 实例三（优先编码器）
14.4 实例四（乘法器）
14.5 实例五（16位并入串出寄存器）
14.6 实例六（行波计数器构成的13倍分频器）
14.7 实例七（LFSR构成的13倍分频器）
14.8 实例八（交通信号灯）
14.9 实例九（字符序列检测状态机）
14.10 实例十（IIC协议-主机写数据）
14.11 实例十一（IIC协议-主机读数据）
14.12 实例十二（可综合IIC协议读写功能实现）
14.13 实例十三（SPI协议）