本书根据电子信息类课程教学和实验要求，以提高学生的实践动手能力和工程设计能力为目的，对EDA技术和VHDL设计的相关知识进行系统和完整的介绍。全书以Quartus Prime、ModelSim软件为工具，以VHDL-1993和VHDL-2008语言标准为依据，以可综合的设计为重点，通过诸多精选设计案例，由浅入深地介绍VHDL工程开发的知识与技能。全书按"器件-软件-语言-案例”为主线展开，内容紧贴教学和科研实际，举例恰当丰富，富有启发性，既包含关于EDA技术、FPGA/CPLD器件和VHDL硬件描述语言的系统介绍，又有丰富的设计应用实例。设计案例经过优选，具有典型性和趣味性，并全部基于口袋实验板进行了验证。本书配有教学课件、课程教学计划等。

第1章 EDA技术概述
1.1 EDA技术及其发展历程
1.2 Top-down设计思路
1.2.1 Top-down设计
1.2.2 Bottom-up设计
1.3 IP核复用
1.3.1 IP核复用技术
1.3.2 片上系统SoC
1.4 EDA设计的流程
1.4.1 设计输入
1.4.2 综合
1.4.3 布局布线
1.4.4 时序分析与时序约束
1.4.5 功能仿真与时序仿真
1.4.6 编程与配置
1.5 常用的EDA工具软件
1.6 EDA技术的发展趋势
习题
第2章 FPGA/CPLD器件
2.1 PLD器件概述
2.1.1 PLD器件的发展历程
2.1.2 PLD器件的分类
2.2 PLD的原理与结构
2.2.1 PLD器件的结构
2.2.2 PLD电路的表示方法
2.3 低密度PLD的原理与结构
2.4 CPLD的原理与结构
2.4.1 宏单元结构
2.4.2 典型CPLD的结构
2.5 FPGA的原理与结构
2.5.1 查找表结构
2.5.2 典型FPGA的结构
2.6 FPGA/CPLD的编程工艺
2.7 边界扫描测试技术
习题
第3章 FPGA/CPLD的结构与配置
3.1 FPGA/CPLD器件概述
3.2 MAX10器件结构
3.3 CycloneIV器件结构
3.4 FPGA/CPLD的编程与配置
3.4.1 在系统可编程
3.4.2 CycloneIV器件的配置
3.4.3 MAX10器件的配置
3.5 FPGA/CPLD的发展趋势
习题
第4章 原理图与基于IP核的设计
4.1 QuartusPrime设计流程
4.2 QuartusPrime原理图设计
4.2.1 半加器原理图设计输入
4.2.21 位全加器设计输入
4.2.3 编译
4.2.4 仿真
4.2.5 下载
4.3 用IP核设计计数器
4.4 用ROM核设计乘法器
4.4.1 用原理图方式实现
4.4.2 用文本例化ROM实现
4.5 SignalTapII的使用方法
4.6 QuartusPrime的优化设置
习题
第5章 VHDL设计初步
5.1 VHDL的历史
5.2 用VHDL设计组合电路
5.3 用VHDL设计时序电路
5.4 实体
5.4.1 类属参数说明
5.4.2 端口说明
5.5 结构体
5.6 VHDL库和程序包
5.6.1 库
5.6.2 程序包
5.7 配置
5.8 子程序
5.8.1 过程
5.8.2 函数
5.8.3 过程、函数的使用方法
习题
第6章 VHDL结构与要素
6.1 标识符
6.2 数据对象
6.2.1 常量
6.2.2 变量
6.2.3 信号
6.2.4 别名
6.3 VHDL数据类型
6.3.1 VHDL标准数据类型
6.3.2 INTEGER数据类型
6.3.3 IEEE预定义数据类型
6.3.4 UNSIGNED、SIGNED
数据类型
6.3.5 用户自定义数据类型
6.3.6 数组（ARRAY）
6.4 数据类型的转换与位宽转换
6.4.1 数据类型的转换
6.4.2 位宽转换
6.5 VHDL运算符
6.4.1 逻辑运算符
6.4.2 关系运算符
6.4.3 算术运算符
6.4.4 并置运算符
6.4.5 运算符重载
6.4.6 省略赋值运算符
习题
第7章 VHDL基本语句
7.1 顺序语句
7.1.1 赋值语句
7.1.2 IF语句
7.1.3 CASE语句
7.1.4 LOOP语句
7.1.5 NEXT与EXIT语句
7.1.6 WAIT语句
7.1.7 子程序调用语句
7.1.8 断言语句
7.1.9 REPORT语句
7.1.10 NULL语句
7.2 并行语句
7.2.1 并行信号赋值语句
7.2.2 进程语句
7.2.3 块语句
7.2.4 元件例化语句
7.2.5 生成语句
7.2.6 并行过程调用语句
7.3 属性说明与定义语句
7.3.1 数据类型属性
7.3.2 数组属性
7.3.3 信号属性
习题
第8章 VHDL设计进阶
8.1 行为描述
8.2 数据流描述
8.3 结构描述
8.3.1 用结构描述实现1位全加器
8.3.2 用结构描述设计4位加法器
8.3.3 用结构描述设计8位加法器
8.4 三态逻辑设计
8.5 分频器设计
8.5.1 占空比为50%的奇数分频
8.5.2 半整数分频
8.5.3 数控分频器
8.6 乘法器设计
8.6.1 用乘法运算符实现
8.6.2 移位相加乘法器
8.6.3 查找表乘法器
8.7 存储器设计
8.7.1 用数组例化存储器
8.7.2 例化lpm_rom模块实现
存储器
8.8 流水线设计
8.9 资源共享设计
8.10 用锁相环IP核实现倍频和相移
8.10.1 锁相环
8.10.2 锁相环IP核的定制
8.10.3 锁相环例化和仿真
习题
第9章 VHDL有限状态机设计
9.1 有限状态机
9.1.1 有限状态机简介
9.1.2 枚举数据类型
9.2 有限状态机的描述方式
9.2.1 三进程表述方式
9.2.2 双进程表述方式
9.2.3 单进程表述方式
9.3 状态编码
9.3.1 常用的编码方式
9.3.2 状态编码的定义
9.3.3 用属性指定状态编码方式
9.4 有限状态机设计要点
9.4.1 起始状态的选择和复位
9.4.2 多余状态的处理