于斌，哈尔滨工程大学，副教授，长期从事电子设计与系统分析的教学和科研工作，具有丰富的经验。
谢龙汉，华南理工大学机械与汽车工程学院，副院长，教授。2002年毕业于浙江大学过程装备与控制工程专业本科、硕士，之后在广州本田汽车有限公司研发中心工作过两年，2010年获得香港中文大学机械与自动化工程系的博士学位。靠前外学术期刊上发表30多篇学术论文，写作经验丰富，作品技术含量高，实用性强。

章概述
1.1IC设计与ModelSim
1.1.1IC设计基本流程
1.1.2ModelSim概述
1.2ModelSim应用基本流程
1.3ModelSim基本仿真流程
1.3.1创建一个工作库
1.3.2编译设计文件
1.3.3运行仿真
1.3.4查看结果
1.4ModelSim工程仿真流程
1.4.1创建工程及工程库
1.4.2创建新文件
1.4.3加载设计文件
1.4.4编译源文件
1.4.5运行仿真和查看结果
1.4.6工程调试
第2章操作界面
2.1整体界面
2.2菜单栏
2.2.1File菜单
2.2.2Edit菜单
2.2.3View菜单
2.2.4Compile菜单
2.2.5Simulate菜单
2.2.6Add菜单
2.2.7Tools菜单
2.2.8Layout菜单
2.2.9Bookmarks菜单
2.2.10Window菜单
2.2.11Help菜单
2.3工具栏
2.4标签区
2.5命令窗口
2.6MDI窗口
2.6.1源文件窗口
2.6.2波形窗口
2.6.3列表窗口
2.6.4数据流窗口
2.6.5属性窗口
2.6.6进程窗口
2.6.7对象窗口
2.6.8存储器窗口
2.6.9原理图窗口
2.6.10观察窗口
2.6.11状态机窗口
2.7界面的设置
2.7.1定制用户界面
2.7.2设置界面参数
第3章工程和库
3.1ModelSim工程
3.1.1删除原有工程
3.1.2开始一个新工程
3.1.3工程标签
3.1.4工程编译
3.1.5仿真环境配置
3.1.6工程文件组织
3.1.7工程及文件属性设置
实例3-1工程文件管理
3.2ModelSim库
3.2.1概述
3.2.2库的创建及管理
3.2.3资源库管理
3.2.4导入FPGA的库
3.2.5本节实例
第4章ModelSim对不同语言的仿真
4.1VHDL仿真
4.1.1VHDL文件编译
4.1.2VHDL设计优化
4.1.3VHDL设计仿真
4.1.4还原点和仿真恢复
4.1.5TEXTIO的使用
实例4-1VHDL设计的仿真全过程
4.2Verilog仿真
4.2.1Verilog文件编译
4.2.2Verilog设计优化
4.2.3Verilog设计仿真
4.2.4还原点和仿真恢复
4.2.5单元库
4.2.6系统任务和系统函数
4.2.7编译指令
实例4-232位浮点乘法器的Verilog仿真过程
4.3SystemC仿真
4.3.1概述
4.3.2SystemC文件的编译和链接
4.3.3设计仿真和调试
4.3.4常见错误
4.4混合语言仿真
4.4.1编译过程与公共设计库
4.4.2映射数据类型
4.4.3VHDL调用Verilog
4.4.4Verilog调用VHDL
4.4.5SystemC调用Verilog
4.4.6Verilog调用SystemC
4.4.7SystemC调用VHDL
4.4.8VHDL调用SystemC
第5章利用ModelSim进行仿真分析
5.1仿真概述
5.2WLF文件和虚拟对象
5.2.1保存仿真状态
5.2.2Dataset结构
5.2.3Dataset管理
5.2.4虚拟对象
5.3利用波形编辑器产生激励
5.3.1创建波形
5.3.2编辑波形
5.3.3导出激励文件并使用
5.4ModelSim波形分析
5.4.1波形窗口和列表窗口
5.4.2时间标记
5.4.3窗口的缩放
5.4.4在窗口中搜索
5.4.5窗口的格式编排
5.4.6波形和列表的保存
5.4.7信号总线
5.4.8光标操作
5.4.9其他功能
5.4.10波形比较
5.5存储器的查看和操作
5.5.1存储器的查看
5.5.2存储数据的导出
5.5.3存储器初始化
5.5.4存储器调试
5.6数据流窗口的使用
5.6.1概述
5.6.2设计连通性分析
5.6.3信号追踪和查找
5.6.4设置和保存打印
5.6.5本节实例
5.7原理图窗口的使用
5.8状态机窗口的使用
5.9ModelSim的剖析工具
5.9.1运行性能剖析和存储器剖析
5.9.2查看性能剖析结果
5.9.3查看存储器剖析报告
5.9.4保存结果
5.10覆盖率检测
5.10.1启用代码覆盖
5.10.2覆盖率的查看
5.10.3覆盖率检测的过滤
5.10.4覆盖信息报告
5.11信号探测
5.12采用JobSpy控制批处理仿真
5.12.1JobSpy功能与流程
5.12.2运行JobSpy
5.13综合实例
实例5-1三分频时钟的分析
实例5-2同步FIFO的仿真分析
实例5-3基2的SRT除法器的仿真分析
第6章ModelSim的协同仿真
6.1ModelSim与Debussy的协同仿真
6.1.1Debussy工具介绍
6.1.2Debussy配置方法
实例6-1与Debussy的协同仿真
6.2ModelSim与Matlab的协同仿真
实例6-2与Matlab的协同仿真
实例6-3与Simulink的协同仿真
实例6-4使用cosimWizard进行协同仿真
第7章ModelSim对不同公司器件的后仿真
7.1ModelSim对Intel器件的后仿真
7.1.1QuartusPrime简介
7.1.2后仿真流程
实例7-1直接采用QuartusPrime调用ModelSim进行仿真
实例7-2先用QuartusPrime创建工程，再用ModelSim进行时序仿真
7.2ModelSim对Xilinx器件的后仿真
7.2.1Vivado简介
7.2.2后仿真流程
实例7-3用VIVADO对全加器进行时序仿真
实例7-4用VIVADO直接调用ModelSim进行时序仿真
7.3ModelSim对Lattice器件的后仿真
7.3.1Diamond简介
7.3.2后仿真流程
实例7-5用Diamond对全加器进行时序仿真
实例7-6用Diamond完成布局绕线，使用ModelSim进行时序仿真
第8章ModelSim的文件和脚本
8.1SDF文件
8.1.1SDF文件的指定和编译
8.1.2VHDL的SDF
8.1.3Verilog的SDF
8.1.4SDF文件信息
8.2VCD文件
8.2.1创建一个VCD文件
8.2.2使用VCD作为激励
8.2.3VCD任务
8.2.4端口驱动数据
8.3Tcl和DO文件
8.3.1Tcl命令
8.3.2Tcl语法
8.3.3ModelSim的Tcl时序命令
8.3.4宏命令
8.3.5本节实例

ModelSim是优秀的HDL仿真软件之一，它能提供友好的仿真环境，是业界唯一单内核支持VHDL和Verilog混合仿真的仿真器，它采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快