西勒提著的《Verilog HDL高级数字设计(第2版)/国外电子与通信教材系列》依据数字集成电路系统工程开发的要求与特点，利用Verilog HDL对数字系统进行建模、设计与验证，对ASIC/FPGA系统芯片工程设计开发的关键技术与流程进行了深入讲解，内容包括：集成电路芯片系统的建模、电路结构权衡、流水线技术、多核微处理器、功能验证、时序分析、测试平台、故障模拟、可测性设计、逻辑综合、后综合验证等集成电路系统的前后端工程设计与实现中的关键技术及设计案例。书中以大量设计实例叙述了集成电路系统工程开发须遵循的原则、基本方法、实用技术、设计经验与技巧。
本书既可作为电子与通信、电子科学与技术、自动控制、计算机等专业领域的高年级本科生和研究生的教材或参考资料，也可用于电子系统设计及数字集成电路设计工程师的专业技术培训。

西勒提(Michael D.Ciletti)，美国科罗拉多大学电气与计算机工程系退休教授。研究方向包括通过硬件描述语言进行数字系统的建模、综合与验证、系统级设计语言和FPGA嵌入式系统。其著作还有Digital Design, Fifth Edition(其翻译版由电子工业出版社出版)。作者曾在惠普、福特微电子和Prisma等公司进行vLsl电路设计的研发工作，在数字系统和嵌入式系统研究、设计等领域有丰富的研发和教学经历。

第1章 数字设计方法概论
1.1 设计方法简介
1.1.1 设计规格
1.1.2 设计划分
1.1.3 设计输入
1.1.4 仿真与功能验证
1.1.5 设计整合与验证
1.1.6 预综合完成
1.1.7 门级综合与工艺映射
1.1.8 后综合设计确认
1.1.9 后综合时序验证
1.1.10 测试生成与故障模拟
1.1.11 布局与布线
1.1.12 物理和电气设计规则检查
1.1.13 提取寄生参量
1.1.14 设计完成
1.2 IC工艺选择
1.3 后续内容概览
参考文献
第2章 组合逻辑设计回顾
2.1 组合逻辑与布尔代数
2.1.1 ASIC库单元
2.1.2 布尔代数
2.1.3 狄摩根定律
2.2 布尔代数化简定理
2.3 组合逻辑的表示
2.3.1 积之和表示法
2.3.2 和之积表示法
2.4 布尔表达式的化简
2.4.1 异或表达式的化简
2.4.2 卡诺图（积之和形式）
2.4.3 卡诺图（和之积形式）
2.4.4 卡诺图与任意项
2.4.5 扩展的卡诺图
2.5 毛刺与冒险
2.5.1 静态冒险的消除（积之和形式）
2.5.2 消除两级电路静态冒险的小结
2.5.3 多级电路中的静态冒险
2.5.4 消除多级电路静态冒险的小结
2.5.5 动态冒险
2.6 逻辑设计模块
2.6.1 与非或非结构
2.6.2 多路复用器
2.6.3 多路解复用器
2.6.4 编码器
2.6.5 优先编码器
2.6.6 译码器
2.6.7 优先译码器
参考文献
习题
第3章 时序逻辑设计基础
3.1 存储元件
3.1.1 锁存器
3.1.2 透明锁存器
3.2 触发器
3.2.1 D触发器
3.2.2 主从触发器
3.2.3 J-K触发器
3.2.4 T触发器
3.3 总线与三态器件
3.4 时序机设计
3.5 状态转移图
3.6 设计举例：BCD码到余3码的转换器
3.7 数据传输的串行线码转换器
3.7.1 设计举例：用Mealy型FSM实现串行线性码转换
3.7.2 设计举例：用Moore型FSM实现串行线码转换
3.8 状态化简与等价状态
参考文献
习题
第4章 Verilog逻辑设计介绍
4.1 组合逻辑的结构化模型
4.1.1 Verilog原语和设计封装
4.1.2 Verilog结构化模型
4.1.3 模块端口
4.1.4 语言规则
4.1.5 自顶向下的设计和模块嵌套
4.1.6 设计层次和源代码结构
4.1.7 Verilog矢量
4.1.8 结构化连接
4.2 逻辑系统设计验证及测试方法
4.2.1 Verilog中的四值逻辑和信号解析
4.2.2 测试方法
4.2.3 测试平台的信号发生器
4.2.4 事件驱动仿真
4.2.5 测试模板
4.2.6 定长数
4.3 传播延时
4.3.1 惯性延时
4.3.2 传输延时
4.4 组合与时序逻辑的Verilog真值表模型
参考文献
习题
第5章 用组合与时序逻辑的行为级模型进行逻辑设计
5.1 行为建模
5.2 行为级建模的数据类型的简要介绍
5.3 基于布尔方程的组合逻辑行为级模型
5.4 传播延时与连续赋值
5.5 Verilog中的锁存器和电平敏感电路
5.6 触发器和锁存器的周期性行为模型
5.7 周期性行为和边沿检测
5.8 行为建模方式的比较
5.8.1 连续赋值模型
5.8.2 数据流/寄存器传输级模型
5.8.3 基于算法的模型
5.8.4 端口名称：风格问题
5.8.5 用行为级模型仿真
5.9 多路复用器、编码器和译码器的行为模型
5.10 线性反馈移位寄存器的数据流模型
5.11 用循环算法的数字机模型
5.11.1 IP（知识产权）的复用和参数化模型
5.11.2 时钟发生器
5.12 多循环操作状态机
5.13 设计文件中的函数和任务：是精明还是愚蠢?
5.13.1 任务
5.13.2 函数
5.14 行为建模的算法状态机图
5.15 ASMD图
5.16 计数器、移位寄存器和寄存器组的行为级模型
5.16.1 计数器
5.16.2 移位寄存器
5.16.3 寄存器组和寄存器（存储器）阵列
5.17 用于异步信号的去抖动开关、亚稳定性和同步装置
5.18 设计实例：键盘扫描器和编码器
参考文献
习题
第6章 组合逻辑与时序逻辑的综合
6.1 综合简介
6.1.1 逻辑综合
6.1.2 RTL综合
6.1.3 高级综合
6.2 组合逻辑的综合
6.2.1 优先级结构的综合
6.2.2 利用逻辑无关紧要条件
6.2.3 ASIC单元与资源共享
6.3 带锁存器的时序逻辑综合
6.3.1 锁存器的无意综合
6.3.2 锁存器的有意综合
6.4 三态器件和总线接口的综合
6.5 带有触发器的时序逻辑综合
6.6 显式状态机的综合
6.6.1 BCD码/余3码转换器的综合
6.6.2 设计举例：Mealy型NRZ码/Manchester线性码转换器的综合
6.6.3 设计举例：Moore型NRZ码/Manchester线性码转换器的综合
6.6.4 设计举例：序列检测器的综合
6.7 寄存器逻辑
6.8 状