本书是作者根据在美国犹他大学多年讲授数字大规模集成电路课程的讲义和经验写成的，具体介绍如何使用Cadence和Synopsys公司的CAD工具实际设计数字vLsI芯片。读者通过本书可以循序渐进地学习这些CAD工具，并使用这些软件设计出即可制造的数字集成电路芯片。

本书内容按照集成电路的设计流程编排，包括CAD设计平台、电路图输入、Vetilog仿真等工具。

本书介绍如何使用Cadence和Synopsys公司的CAD工具来实际设计数字VLSl芯片。读者通过本书可以循序渐进地学习这些CAD工具，并使用这些软件设计出可制造的数字集成电路芯片。本书内容按集成电路的设计流程编排，包括CAD设计平台、电路图输入、Vefilog仿真、版图编辑、标准单元设计、模拟和数模混合信号仿真、单元表征和建库、Vefilog综合、抽象形式生成、布局布线及芯片组装等工具；每一工具的使用都以实例说明，最后给出了一个设计简化MIPS微处理器的完整例子。本书可与有关集成电路设计理论的教科书配套使用，可作为高等院校有关集成电路设计理论类课程的配套教材和集成电路设计实践类课程的教科书，也可作为集成电路设计人员的培训教材和使用手册。

第1章 引言

 1.1 CAD工具流程

1.1.1 定制VLSl及单元设计流程

1.1.2 层次化的单元/模块ASIC流程

 1.2 本书的内容

 1.3 关于工具的瑕疵问题

 1.4 工具设置及执行脚本

 1.5 字体使用约定

第2章 Cadence设计平台DFIl及启动命令ICFB

 2.1 Cadence设计平台

 2.2 启动Cadence

 2.3 小结

第3章 Composer原理图输入工具

 3.1 启动Cadence建立一个新的工作库

 3.2 建立新单元

3.2.1 建立全加器原理图视图

3.2.2 建立加法器符号图

3.2.3 用一位全加器组成两位加法器

 3.3 晶体管级原理图

 3.4 打印原理图

3.4.1 修改后脚本打印文件

 3.5 变量、端口和单元的命名规则

 3.6 小结

第4章 Verilog仿真

 4.1 Composer原理图的Verilog仿真

4.1.1 用Verilog.XL仿真原理图

4.1.2 用NC_Verilog仿真原理图

 4.2 Composer工具中的行为级Verilog代码

4.2.1 生成行为级视图

4.2.2 仿真行为级视图

 4.3 独立的Verilog仿真

4.3.1 Verilog—XL

4.3.2 NCVerilog

4.3.3 VCS

 4.4 Verilog仿真中的时序

4.4.1 行为级与晶体管开关级仿真的比较

4.4.2 行为级逻辑门时序

4.4.3 标准延时格式时序

4.4.4 晶体管时序

 4.5 小结

第5章 Virtuos0版图编辑器

 5.1 反相器原理图

5.1.1 启动Cadence的icfb

5.1.2 建立反相器原理图

5.1.3 建立反相器符号图

 5.2 反相器版图

5.2.1 建立新的版图视图

5.2.2 绘制nil'lOS晶体管

5.2.3 绘制pmos晶体管

5.2.4 用晶体管版图组装反相器

5.2.5 用层次化方法建立版图

5.2.6 Virtuos0命令概要

 5.3 打印版图

 5.4 设计规则检查

5.4.1 DIVA设计规则检查

 5.5 生成提取视图

 5.6 版图对照原理图检查

5.6.1 生成模拟提取视图

 5.7 单元设计全流程(到目前为止)

 5.8 小结

第6章 标准单元设计模板

 6.1 标准单元几何尺寸说明

 6.2 标准单元I/O端口布置

 6.3 标准单元晶体管尺寸选择

 6.4 小结

第7章 Spectre模拟仿真器

 7.1 原理图仿真(瞬态仿真)

 7.2 Spectre模拟环境下仿真

 7.3 用配置视图仿真

 7.4 模拟，数字混合仿真

7.4.1 有关混合模式仿真的结束语

 7.5 静态仿真

7.5.1 参数化仿真

 7.6 功耗测量

 7.7 小结

第8章 单元表征

 8.1 Liberty文件格式

8.1.1 组合单元定义

8.1.2 时序单元定义

8.1.3 三态单元定义

 8.2 用ELC表征单元

8.2.1 生成ELC网表

8.2.2 单元命名及Encounter库表征工具

8.2.3 最好、典型、最坏情形表征

 8.3 用Spectre表征单元

 8.4 把Liberty转换成Synopsys数据库格式

 8.5 小结

第9章Verilog综合

 9.1 用dc—shell进行Synopsys Design Compiler综合

9.1.1 基本综合

9.1.2 用脚本综合

9.1.3 Synopsys Design Vision用户图形界面

9.1.4 DesignWare组件

 9.2 Cadence RTL Compiler综合

9.2.1 用脚本综合

9.2.2 Cadence RTL Compiler用户图形界面

 9.3 把结构描述erilog输入到Cadence DFII设计平台中

 9.4 综合后Verilog仿真

 9.5 小结

第10章 抽象生成

 10.1 将库读入到Abstract中

 10.2 找出单元中的端口

 10.3 提取步骤

 10.4 抽象步骤

 10.5 生成LEF(库转换格式)文件

 10.6 修改LEF文件

 10.7 小结

第11章SOC Encounter布局布线

 11.1 Encounter用户图形界面

11.1.1 读入设计

11.1.2 平面规划

11.1.3 电源规划

11.1.4 布局标准单元

11.1.5 初步优化阶段

11.1.6 时钟树综合

11.1.7 时钟树综合后优化

11.1.8 最终布线

11.1.9 布线后优化

11.1.10 增加填充单元

11.1.11 检查结果

11.1.12 保存并输出布局布线后的单元

11.1.13 把单元读回Virtuoso

 11.2 用配置文件进行设计输入

11.2.1 平面规划

 11.3 编写SOC Encounter脚本

 11.4 小结

第12章 芯片组装

 12.1 用ccar进行模块布线

12.1.1 用Virtuoso-XL准备布局

12.1.2 启动ccar布线器

 12.2 用ccar完成内核至焊盘框的布线

12.2.1 复制焊盘框

12.2.2 修改焊盘框的原理图视图

12.2.3 修改焊盘框的版图视图

12.2.4 用ccar完成内核至焊盘框的布线

12.2.5 金属密度问题

 12.3 生成最终的GDSII

 12.4 小结

第13章 设计举例

 13.1 微型MIPS处理器

 13.2 微型MIPS：展平设计工具流程

13.2.1 综合

13.2.2 布局布线

13.2.3 仿真

13.2.4 最终组装

 13.3 微型MIPS：层次化设计工具流程

13.3.1 综合

13.3.2 宏模块内布局布线

13.3.3 准备层次结构中的定制电路

13.3.4 生成宏模块的抽象视图

13.3.5 含宏模块的布局布线

13.3.6 仿真

13.3.7 最终组装

 13.4 小结

附录A 工具与设置脚本

附录B 驱动工具的脚本

附录C 工艺与单元库

参考文献

术语表