本书是“高职高专系列教材”之一，全书共分6个章节，主要以康芯GW48EDA实验开发系统为例，简单介绍了应用开发的步骤与技巧，具体内容包括可编程逻辑器件简介、VHDL硬件描述语言、QuartusⅡ软件及应用、组合逻辑电路设计、时序逻辑电路设计等。该书可供各大专院校作为教材使用，也可供从事相关工作的人员作为参考用书使用。

本书从实际应用角度出发，以Ahera公司的FPGA/CPLD芯片及相关EDA软件为载体，由浅入深地介绍了基于FPGA/CPLD器件的应用系统软硬件设计相关知识与工程技巧；Quartus Ⅱ开发工具软件的使用方法与开发技术；VHDL语言的语法结构和编程技巧以及常用组合与时序逻辑电路的设计方法。本书同时以康芯GW48EDA实验开发系统为例，简单介绍了应用开发的步骤与技巧。

本结构清晰、内容全面并且重点突出，基础知识与大量实例相结合，突出实用性和可操作性，略去了部分抽象冷僻的内容，重点放在基本概念和常用方法的讲解上。本书可作为高职院校电子信息、机电、通信、自动化、计算机等专业的教材或教学参考书使用，也可作为从事各类电子系统设计的广大工程技术人员的培训教材或实用工具书。

第1章 可编程逻辑器件简介

 1.1 可编程逻辑设计技术简介

1.1.1 可编程逻辑器件发展简史

1.1.2 可编程逻辑器件特点

1.1.3 可编程逻辑器件分类

1.1.4 主要可编程逻辑器件生产厂商及典型器件

 1.2 FPGA/CPLD的基本结构

1.2.1 CPLD的基本结构

1.2.2 FPGA的基本结构

1.2.3 CPLD和FPGA的比较及选用

 1.3 FPGA/CPLD的设计流程

 1.4 FPGA/CPLD的开发工具－EDA软件

1.4.1 设计输入工具

1.4.2 综合工具

1.4.3 仿真工具

1.4.4 实现与优化工具

1.4.5 后端辅助工具

1.4.6 验证调试工具

1.4.7 系统级设计环境

 1.5 下一代可编程逻辑设计技术展望

1.5.1 下一代可编程逻辑器件硬件发展趋势

1.5.2 下一代EDA软件设计方法发展趋势

 1.6 Ahera典型FPGA/CPLD的结构

1.6.1 Altera高密度FPGA

1.6.2 Altera低成本FPGA

1.6.3 Altera的CPLD器件

 1.7 本章小结

 1.8 习题

第2章 VHDL硬件描述语言

 2.1 VHDL概述

2.1.1 VHDL语言的特点

2.1.2 VHDL程序的一般结构

 2.2 VHDL语言的程序结构

2.2.1 实体(ENTTY)

2.2.2 结构体(ARCHITECTURE)

2.2.3 库(LIBRARY)

2.2.4 程序包(PACKAGE)

2.2.5 配置(CONFIGURATION)

 2.3 VHDL语言的数据类型

2.3.1 VHDL的文字规则

2.3.2 VHDL的数据对象(Data Object)

2.3.3 VHDL的数据类型(Data Type)

2.3.4 VHDL的类型转换

 2.4 VHDL的操作符(Operator)

2.4.1 操作符的种类

2.4.2 操作符的优先级

2.4.3 逻辑操作符(Logical Operator。)

2.4.4 关系操作符(Ilelational Operatol)

2.4.5 算术操作符(AritIlmetic Operator)

 2.5 VHDL的顺序语句(Sequential Statement)

2.5.1 赋值语句

2.5.2 流程控制语句

2.5.3 等待语句(WAIT)

2.5.4 子程序调用语句

2.5.5 返回语句(RETURN)

2.5.6 空操作语句(NULL)

2.5.7 其他顺序语句

 2.6 VHDL的并行语句(Concurtent Statement)

2.6.1 块语句(Block Statement)

2.6.2 进程语句(Process Statement)

2.6.3 并行过程调用语句(Concurrent Procedure Call)

2.6.4 并行信号赋值语句(Concurrent Signal Assignment)

2.6.5 元件例化语句(Component Instanfiation)

2.6.6 生成语句(Cenerate Statement)

 2.7 本章小结

 2.8 习题

第3章 QuartusⅡ软件及应用

 3.1 QuaitusⅡ软件概述

3.1.1 QuailusⅡ软件的功能简介

3.1.2 QuariusⅡ软件的用户界面

 3.2 基本设计流程

3.2.1 工程文件管理

3.2.2 创建QuartusⅡ的工程

3.2.3 设计输入方式

3.2.4 基于图形编辑输入法的设计过程

3.2.5 基于文本编辑输入法的设计过程

 3.3 SignalProbe及SignalTapⅡ逻辑分析器

3.3.1 SignalProbe

3.3.2 SignalTapⅡ逻辑分析器

 3.4 本章小结

 3.5 习题

第4章 组合逻辑电路设计

 4.1 基本门电路的设计

4.1.1 设计要求

4.1.2 VHDL语言输入

4.1.3 软件仿真

 4.2 数据选择器的设计

4.2.1 设计要求

4.2.2 VHDL语言输入

4.2.3 软件仿真

 4.3 1对2数据分配器的设计

4.3.1 设计要求

4.3.2 VHDL语言输入

4.3.3 软件仿真

 4.4 4位BCD译码器的设计

4.4.1 实验原理

4.4.2 VHDL语言输入

4.4.3 软件仿真

 4.5 三态门的设计

4.5.1 设计要求

4.5.2 VHDL语言输入

4.5.3 软件仿真

 4.6 半加器的设计

4.6.1 设计要求

4.6.2 VHDL语言输入

4.6.3 软件仿真

 4.7 全加器的设计

4.7.1 设计要求

4.7.2 VHDL语言输入

4.7.3 软件仿真

 4.8 6位加法器的设计

4.8.1 设计要求

4.8.2 VHDL语言输入

4.8.3 软件仿真

 4.9 4位加减法器的设计

4.9.1 设计要求

4.9.2 VHDL语言输入

4.9.3 软件仿真

 4.10 3位乘法器的设计

4.10.1 设计要求

4.10.2 VHDL语言输入

4.10.3 软件仿真

 4.11 本章小结

 4.12 习题

第5章 时序逻辑电路设计

 5.1 VHDL程序中时钟信号变化的检测处理

5.1.1 使用进程的敏感信号表检测时钟变化

5.1.2 使用WAIT语句检测时钟变化

 5.2 D触发器的设计

5.2.1 设计要求

5.2.2 VHDL语言输入

5.2.3 软件仿真

 5.3 JK触发器的设计

5.3.1 设计要求

5.3.2 VHDL语言输入

5.3.3 软件仿真

 5.4 带异步复位/置位端的同步使能T触发器的设计

5.4.1 设计要求

5.4.2 VHDL语言输入

5.4.3 软件仿真

 5.5 简单计数器的设计

5.5.1 设计要求

5.5.2 VHDL语言输入

5.5.3 软件仿真

5.5.4 功能拓展：同步清零的计数器

 5.6 同步清零的可逆计数器

5.6.1 设计要求

5.6.2 VHDL语言输入

5.6.3 软件仿真

 5.7 同步预置数的计数器

5.7.1 设计要求

5.7.2 VHDL设计输入

5.7.3 软件仿真

5.7.4 功能拓展

 5.8 带进制的计数器

5.8.1 设计要求

5.8.2 VHDL设计输入

5.8.3 软件仿真

 5.9 基本寄存器的设计

5.9.1 设计要求

5.9.2 VHDL语言输入

5.9.3 软件仿真

 5.10 基本移位寄存器的设计

5.10.1 设计要求

5.10.2 VHDL设计输入

5.10.3 软件仿真

 5.11 同步预置数串行输出移位寄存器

5.11.1 设计要求

5.11.2 VHDL设计输入

5.11.3 软件仿真

 5.12 循环移位寄存器的设计

5.12.1 设计要求

5.12.2 VHDL设计输入

5.12.3 软件仿真

 5.13 6位双向移位寄存器的设计

5.13.1 设计要求

5.13.2 VHDL设计输入

5.13.3 软件仿真

 5.14 有限状态机的设计

5.14.1 莫尔型状态机

5.14.2 设计要求

5.14.3 设计输入

5.14.4 软件仿真

5.14.5 米里型状态机

5.14.6 设计要求

5.14.7 设计输入

 5.15 本章小结

 5.16 习题

第6章 GW48 EDA实验系统使用方法简介

 6.1 GW48系统简介

6.1.1 基本特点

6.1.2 系统基本结构及主要模块功能

 6.2 实验电路结构图

6.2.1 实验电路信号资源符号图说明

6.2.2 各实验电路结构图特点及应用

6.2.3 系统插口信号使用说明

 6.3 基于GW48的实验示例

 6.4 本章小结

 6.5 习题