最近几年，我国相控阵雷达系统对超高度数据转换器（ADDA）芯片提出了明确的需求，为了支撑星载ADDA与FPGA、DSP等算法处理芯片之间的超高速互联，国内许多研究机构都参与到了具有确定性延迟的SerDes接口芯片研制工作中。首先，本书研究JESD204B协议的基本内容，整理其关键技术，分析204B控制器的确定性延迟机制，探讨收发器PHY的系统结构和重要的参数设置。其次，本书分别针对发送端和接收端，详细分析和描述JESD204B控制器的协议与数字电路设计实现。然后，本书基于55mm1p7m_RF工艺，采用数模混合设计完成了JESD204B收发器PHY的电路设计实现，重点详述了发送机中的串行化器和终端检测、接收机的自适应连续时间均衡器、离散时间判决反馈均衡器以及解串器设计。最后，本书介绍了基于混合信号的JESD204B收发器的系统仿真方案和关键仿真结果。
本书可供微电子、集成电路、通信工程、电路与系统等专业从业人员阅读和参考。

第1章 绪论
1.1 JESD204B简介
1.2 设计目标
1.3 本章小结
第2章 JESD204B收发器的功能、架构、端口描述
2.1 JESD204B协议概述
2.1.1 JESD204B收发器的系统架构
2.1.2 JESD204B IP的架构
2.2 JESD204B控制器（数字协议部分）
2.3 异步FIFO
2.4 JESD204B收发器PHY的结构
2.5 JESD204B收发器的重要参数配置
2.6 本章小结
第3章 JESD204B发送端协议分析及设计实现
3.1 JESD204B发送端协议分析
3.1.1 传输层协议分析
3.1.2 加扰协议分析
3.1.3 加扰协议分析
3.1.4 确定性延迟
3.2 JESD204B发送端的数字电路设计
3.2.1 设计指标
3.2.2 整体架构设计
3.2.3 JESD204B发送机传输层设计
3.2.4 JESD204B发送机链路层功能电路设计
3.2.5 JESD204B发送机状态控制器设计
3.2.6 SPI从机设计
3.2.7 时钟数据接口规范
3.3 本章小结
第4章 JESD204B接收端协议分析及设计实现
4.1 JESD204B接收端协议分析
4.1.1 数据链路层
4.1.2 码组同步
4.1.3 对齐字符插入
4.1.4 初始化通道对齐
4.1.5 确定性延迟
4.2 JESD204B接收端关键的数字电路设计
4.2.1 解扰器的设计原理及实现方案
4.2.2 Comma检测器设计原理及实现方案
4.2.3 8B/10B解码器设计原理及实现方案
4.2.4 解帧器的设计原理及实现方案
4.2.5 控制字符检测与替换的设计原理及实现方案
4.2.6 多通道对齐及确定性延迟的设计原理及实现方案
4.2.7 控制器状态机的设计原理及实现方案
4.3 本章小结
第5章 JESD204B高速串行发送机设计
5.1 系统架构
5.2 电路实现
5.3 本章小结
第6章 JESD204B高速串行接收机设计
6.1 系统架构
6.2 自适应CTLE
6.3 采样电路
6.3.1 采样电路结构
6.3.2 偏置电流模块
6.3.3 差模放大
6.4 非线性均衡器DFE
6.5 时钟恢复器
6.5.1 CDR系统简介
6.5.2 CDR具体分析及实现
6.5.3 CDR建模
6.6 本章小结
第7章 系统仿真结果
7.1 控制器仿真结果
7.1.1 扰码有效
7.1.2 SPI读写操作
7.1.3 两条通道发送不同数据
7.1.4 多芯片同步
7.1.5 环路测试
7.1.6 多芯片同步异常测试
7.1.7 正常发送功能
7.1.8 可测试性设计的验证
7.1.9 极限速率的测试
7.2 时钟仿真结果
7.3 接收机仿真结果
7.4 本章小结
第8章 结论