依据Verilog-2001和Verlog-2005语言标准,精讲语言,全面梳理,
按语言本身体系编排内容,涵盖所有常用语法规则,既适合作为推荐语法资料查询,也适合有一定设计基础的读者学习提高。
●精选设计案例,对语言规则用案例做阐释,便于基于项目和案例的教学模式的实施。
●对语言规则用综合工具和仿真工具验证,力争准确并加深理解。
●提供电子教学课件。可作为电子、通信、微电子、信息、电路与系统、通信与信息系统及测控技术与仪器等专业本科生和研究生的教学用书,也可供从事电路设计,FPGA和芯片开发的工程技术人员阅读参考。

本书系统讲解Verilog HDL的语言规则、语法体系，以Verilog-2001和Verilog-2005两个语言标准为依据，知识点全面、准确。本书主要内容包括Verilog HDL入门、数据类型、表达式、门级和开关级建模、数据流建模、行为级建模、层次结构、任务与函数、Test Bench测试与时序检查、Verilog设计进阶、Verilog有限状态机设计、Verilog HDL驱动I/O外设、Verilog信号处理实例等。
本书可作为电工电子相关专业本科生和研究生的教学用书，也可供从事电路设计和系统开发的工程技术人员参考。

目    录
第 1章  Verilog HDL入门\t1
1.1 Verilog HDL的发展简史\t1
1.2 Verilog HDL描述的层级和方式\t2
1.3 Verilog设计的目标器件\t3
1.4 Verilog设计的流程\t4
1.4.1 设计输入\t4
1.4.2 综合\t5
1.4.3 布局布线\t5
1.4.4 时序分析\t5
1.4.5 功能仿真与时序仿真\t6
1.4.6 编程与配置\t6
1.5 Verilog HDL的文字规则\t6
1.5.1 词法\t6
1.5.2 空白符\t7
1.5.3 注释\t7
1.5.4 操作符\t7
1.5.5 字符串\t7
1.5.6 关键字\t9
1.6 数字\t9
1.6.1 整数\t9
1.6.2 实数\t10
1.6.3 数的转换\t11
1.7 标识符\t11
练习\t\t13
第 2章  数据类型\t14
2.1 值集合\t14
2.2 net数据类型\t14
2.2.1 wire型与tri型\t15
2.2.2 其他net类型\t16
2.3 variable数据类型\t17
2.3.1 reg型\t17
2.3.2 integer型与time型\t18
2.3.3 real型与realtime型\t19
2.4 向量\t19
2.5 数组\t20
2.5.1 数组简介\t20
2.5.2 存储器\t20
2.5.3 数组的赋值\t20
2.6 参数\t21
2.6.1 parameter参数\t21
2.6.2 localparam参数\t23
2.6.3 specparam参数\t24
2.6.4 参数值修改\t24
练习\t\t25
第3章  表达式\t26
3.1 操作符\t26
3.1.1 算术操作符\t26
3.1.2 关系操作符\t28
3.1.3 等式操作符\t28
3.1.4 逻辑操作符\t29
3.1.5 位操作符\t29
3.1.6 缩减操作符\t31
3.1.7 移位操作符\t31
3.1.8 指数操作符\t33
3.1.9 条件操作符\t33
3.1.10 拼接操作符\t33
3.1.11 操作符的优先级\t34
3.2 操作数\t35
3.2.1 整数\t35
3.2.2 位选和段选\t35
3.2.3 数组\t37
3.2.4 字符串\t38
3.3 表达式的符号\t38
3.4 表达式的位宽\t41
3.4.1 表达式位宽的规则\t41
3.4.2 表达式位宽示例\t41
3.5 赋值和截断\t44
练习\t\t45
第4章  门级和开关级建模\t46
4.1 Verilog HDL门元件\t46
4.2 门元件的例化\t49
4.2.1 门元件的例化简介\t49
4.2.2 门延时\t50
4.2.3 驱动强度\t52
4.3 开关级元件\t54
4.3.1 MOS开关\t54
4.3.2 双向导通开关\t55
4.4 门级结构建模\t56
4.5 用户自定义元件\t57
4.6 组合逻辑UDP元件\t58
4.7 时序逻辑UDP元件\t59
4.7.1 电平敏感时序UDP元件\t59
4.7.2 边沿敏感时序UDP元件\t60
4.7.3 电平敏感和边沿敏感行为的
混合描述\t60
4.8 时序UDP元件的初始化和例化\t61
4.8.1 时序UDP元件的初始化\t61
4.8.2 时序UDP元件的例化\t62
练习\t\t63
第5章  数据流建模\t64
5.1 连续赋值\t64
5.1.1 net型变量声明时赋值\t65
5.1.2 赋值延时和线网延时\t66
5.1.3 驱动强度\t66
5.2 数据流建模\t67
5.3 加法器和减法器\t69
5.4 格雷码与二进制码的转换\t73
5.5 三态逻辑设计\t75
练习\t\t77
第6章  行为级建模\t78
6.1 行为级建模概述\t78
6.1.1 always过程\t79
6.1.2 initial过程\t80
6.2 过程时序控制\t81
6.2.1 延时控制\t81
6.2.2 事件控制\t81
6.3 过程赋值\t83
6.3.1 variable型变量声明时赋值\t84
6.3.2 阻塞过程赋值\t84
6.3.3 非阻塞过程赋值\t84
6.3.4 阻塞过程赋值与非阻塞过程
赋值的区别\t85
6.4 过程连续赋值\t87
6.4.1 assign和deassign\t87
6.4.2 force和release\t88
6.5 块语句\t89
6.5.1 串行块begin-end\t89
6.5.2 并行块fork-join\t90
6.5.3 块命名\t90
6.6 条件语句\t92
6.6.1 if-else语句\t92
6.6.2 case语句\t94
6.6.3 casez与casex语句\t97
6.7 循环语句\t98
6.7.1 for语句\t98
6.7.2 repeat、while和forever
语句\t99
练习\t\t101
第7章  层次结构\t103
7.1 模块和模块例化\t103
7.2 带参数模块例化与参数传递\t105
7.2.1 带参数模块例化\t105
7.2.2 用parameter进行参数
传递\t106
7.2.3 用defparam进行参数
重载\t108
7.3 层次路径名\t109
7.4 generate生成语句\t110
7.4.1 generate、for生成语句\t110
7.4.2 generate、if生成语句\t113
7.4.3 generate、case生成语句\t113
7.5 属性\t115
练习\t\t117
第8章  任务与函数\t118
8.1 任务\t118
8.1.1 任务的定义和调用\t118
8.1.2 任务示例\t119
8.2 函数\t122
8.2.1 函数简介\t122
8.2.2 任务和函数的区别\t125
8.3 automatic任务和函数\t125
8.3.1 automatic任务\t126
8.3.2 automatic函数\t127
8.4 系统任务与系统函数\t128
8.5 显示类任务\t129
8.5.1 $display与$write\t129
8.5.2 $strobe与$monitor\t131
8.6 文件操作类任务\t132
8.6.1 $fopen与$fclose\t132
8.6.2 $fgetc与$fgets\t133
8.6.3 $readmemh与$readmemb\t135
8.7 控制和时间类任务\t135
8.7.1 $finish与$stop\t135
8.7.2 $time、$stime与$realtime\t137
8.7.3 $printtimescale与
$timeformat\t137
8.7.4 $signed与$unsigned\t139
8.8 随机数及概率分布系统函数\t140
8.8.1 $random\t140
8.8.2 概率分布系统函数\t141
8.9 编译指令\t142
8.9.1 'timescale\t143
8.9.2 'define和'undef\t144
8.9.3 'ifdef、'else、'elsif、
'endif和'ifndef\t145
8.9.4 'include\t147
8.9.5 'default_nettype\t147
8.9.6 其他编译指令\t148
练习\t\t149
第9章  Test Bench测试与时序检查\t150
9.1 Test Bench测试\t150
9.1.1 Test Bench\t150
9.1.2 产生复位信号和激励
信号\t151
9.1.3 产生时钟信号\t152
9.1.4 读写文件\t152
9.1.5 显示结果\t154
9.2 测试示例\t154
9.3 Verilog中的延时定义\t158
9.3.1 specify块\t158
9.3.2 模块路径\t159
9.3.3 路径延时和分布延时
混合\t161
9.4 时序检查\t162
9.4.1 $setup和$hold\t162
9.4.2 $width和$period\t163
9.5 SDF文件\t164
练习\t\t165
第 10章  Verilog设计进阶\t166
10.1 面向综合的设计\t166
10.2 加法器设计\t168
10.2.1 行波进位加法器\t169
10.2.2 超前进位加法器\t170
10.3 乘法器设计\t173
10.3.1 用乘法操作符实现\t173
10.3.2 用布斯乘法器实现\t174
10.3.3 查找表乘法器\t177
10.4 有符号数的运算\t182
10.4.1 有符号数的加法运算\t182
10.4.2 有符号数的乘法运算\t183
10.4.3 绝对值运算\t184
10.5 ROM\t185
10.5.1 用数组例化存储器\t186
10.5.2 通过例化lpm_rom实现
存储器\t188
10.6 RAM\t189
10.6.1 单口RAM\t190
10.6.2 异步FIFO缓存器\t191
10.7 流水线设计\t195
10.8 资源共享\t199
练习\t\t201
第 11章  Verilog有限状态机设计\t202
11.1 引言\t202
11.2 有限状态机的Verilog描述\t203
11.2.1 三段式状态机描述\t203
11.2.2 两段式状态机描述\t205
11.2.3 单段式状态机描述\t205
11.3 状态编码\t207
11.3.1 常用的状态编码方式\t207
11.3.2 状态编码的定义\t208
11.3.3 用属性指定状态编码
方式\t211
11.4 用有限状态机设计除法器\t212
11.5 用有限状态机控制流水灯\t215
11.6 用状态机控制字符液晶显示器\t216
练习\t\t223
第 12章  Verilog HDL驱动I/O外设\t225
12.1 标准PS/2键盘\t225
12.2 4×4矩阵键盘\t230
12.3 汉字图形点阵液晶显示模块\t234
12.3.1 LCD12864B汉字图形点阵
液晶显示模块\t234
12.3.2 汉字图形点阵液晶静态
显示\t235
12.3.3 汉字图形点阵液晶动态
显示\t237
12.4 VGA显示器\t238
12.4.1 VGA显示原理与时序\t238
12.4.2 VGA彩条信号发生器\t241
12.4.3 VGA图像显示\t244
12.5 TFT液晶屏\t248
12.5.1 TFT液晶屏\t248
12.5.2 TFT液晶屏显示彩色
圆环\t251
12.5.3 TFT液晶屏显示动态
矩形\t255
12.6 音符、乐曲演奏\t256
12.6.1 音符演奏\t256
12.6.2 乐曲演奏\t261
练习\t\t265
第 13章  Verilog信号处理实例\t267
13.1 超声波测距\t267
13.2 整数开方运算\t272
13.3 FIR滤波器\t275
13.3.1 FIR滤波器的参数设计\t276
13.3.2 FIR滤波器的FPGA
实现\t280
13.4 Cordic算法及实现\t283
13.4.1 Cordic算法\t284
13.4.2 Cordic算法的Verilog
实现\t286
练习\t\t292
附录  Verilog HDL关键字\t293