本书系统地对Verilog HDL语法和程序设计进行了介绍，明确了数字可综合逻辑设计和测试仿真程序设计在Verilog HDL中的不同，通过对典型的组合逻辑电路、时序逻辑电路和测试程序的设计举例，较为完整地说明了Verilog HDL在数字集成电路中的使用方法，同时对系统级硬件描述语言System Verilog 进行了简要描述。
全书共8章，主要内容包括硬件描述语言和Verilog HDL概述、Verilog HDL的基本语法、Verilog HDL程序设计语句和描述方式、组合电路和时序电路的设计举例、Verilog HDL集成电路测试程序和测试方法、较为复杂的数字电路和系统的设计举例、数字集成电路中Verilog HDL的EDA工具及其使用、System Verilog 常用语法和相关设计验证方法等。
本书可作为电子信息类相关专业本科生和研究生的教材，也可作为数字集成电路设计工程师的参考书。

第1章 Verilog HDL数字集成电路设计方法概述
1.1数字集成电路的发展和设计方法的演变
1.2硬件描述语言
1.3功能模块的可重用性与IP核
1.4Verilog HDL的发展和国际标准
1.5Verilog HDL在数字集成电路设计中的优点
1.6Verilog HDL在数字集成电路设计流程中的作用
本章小结
思考题和习题
第2章 Verilog HDL基础知识
2.1Verilog HDL的语言要素
2.1.1符号
2.1.2数据类型
2.1.3运算符
2.2模块
2.3端口
本章小结
思考题和习题
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