本书全面介绍使用Verilog进行RTL设计的ASIC设计流程和综合方法。
本书共20章，内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析，可以帮助读者更好地理解和掌握所学的知识。
本书适合数字IC设计工程师阅读，也可作为高等院校微电子、自动化、电子信息等相关专业师生的参考用书。

瓦伊巴夫·塔拉特
“1 Rupee S T”的企业家和导师。1995年在Kolhapur的Shivaji大学获得BE（电子）学位，并因在所有工程学科中排名第一而获得金牌。1999年获得印度孟买理工学院（IIT）的工程硕士（航空控制和制导）学位。拥有超过18年的半定制ASIC和FPGA设计经验，主要使用HDL语言，如Verilog和VHDL。曾作为顾问、高级设计工程师和技术经理与一些跨国公司合作。专业领域包括使用VHDL的RTL设计、使用Verilog的RTL设计、基于FPGA的复杂设计、低功耗设计、综合/优化、静态时序分析、使用微处理器的系统设计、高速VLSI设计，以及复杂SoC的架构设计等。

第1章 概述
1.1 ASIC设计
1.2 ASIC的类型
1.3 抽象层次
1.4 设计实例
1.5 应该知道的内容
1.6 研制过程中的一些重要术语
1.7 总结
第2章 ASIC设计流程
2.1 ASIC设计流程
2.2 FPGA设计流程
2.3 思考实例
2.4 挑战
2.5 总结
第3章 设计基础
3.1 组合逻辑设计
3.2 逻辑结构理解和使用
3.3 算术资源和面积
3.4 数码转换器
3.5 选择器
3.6 级联选择器
3.7 解码器
3.8 编码器
3.9 优先级编码器
3.10 ASIC设计方法
3.11 练习
3.12 总结
第4章 时序设计
4.1 时序设计基本元件
4.2 阻塞和非阻塞赋值
4.3 基于锁存器的设计
4.4 基于触发器的设计
4.5 复位方法
4.6 分频器
4.7 同步设计
4.8 异步设计
4.9 复杂设计的RTL设计和验证
4.10 练习
4.11 总结
第5章 重要的设计考虑因素
5.1 时序参数
5.2 亚稳态
5.3 时钟偏差
5.4 裕量
5.5 时钟延迟
5.6 设计面积
5.7 速度要求
5.8 功耗要求
5.9 什么是设计约束？
5.10 练习
5.11 总结
第6章 ASIC设计中重要的设计考虑因素
6.1 同步设计中的考虑
6.2 正时钟偏差对速度的影响
6.3 负时钟偏差对速度的影响
6.4 时钟和时钟的网络延迟
6.5 设计中的时序路径
6.6 频率的计算
6.7 片上变化
6.8 练习
6.9 总结
第7章 多时钟域设计
7.1 多时钟域系统设计的基本策略
7.2 多时钟域设计的问题
7.3 架构设计策略
7.4 控制信号路径和同步
7.5 多比特数据传输的挑战
7.6 数据路径同步器
7.7 总结
第8章 低功耗的设计考虑因素
8.1 低功耗设计介绍
8.2 功耗的来源
8.3 RTL设计阶段的功耗优化
8.4 降低动态功耗和静态功耗的技巧
8.5 低功耗设计架构和UPF
8.6 总结
第9章 架构和微架构设计
9.1 架构设计
9.2 微架构设计
9.3 在不同设计阶段使用文档
9.4 设计分区
9.5 多时钟域及时钟分组
9.6 架构调整和性能改进
9.7 处理器中微架构的调整策略
9.8 总结
第10章 设计约束和SDC命令
10.1 重要的设计概念
10.2 如何描述约束条件
10.3 设计挑战
10.4 综合过程中使用的重要SDC命令
10.5 约束验证
10.6 用于DRC、功耗和优化的命令
10.7 总结
第11章 通过RTL的微调实现设计的综合与优化
11.1 ASIC综合
11.2 综合指南
11.3 FSM设计与综合
11.4 复杂FSM控制器的策略
11.5 RTL调整如何在综合过程中发挥作用
11.6 使用RTL调整的综合优化技术
11.7 FPGA综合
11.8 总结
第12章 综合和优化技巧
12.1 介绍
12.2 使用DC进行综合
12.3 综合与优化流程
12.4 面积优化技术
12.5 设计分区和结构化
12.6 编译策略
12.7 总结
第13章 设计优化和场景
13.1 设计规则约束
13.2 时钟的定义和延迟
13.3 有用的综合和优化的命令
13.4 时序优化和性能改进
13.5 FSM优化
13.6 解决保持时间违例
13.7 报告命令
13.8 多周期路径
13.9 总结
第14章 可测试性设计
14.1 为什么需要DFT？
14.2 测试设计中的故障
14.3 测试
14.4 DFT过程中使用的策略
14.5 扫描方法
14.6 扫描链的插入
14.7 DFT期间的挑战
14.8 DFT流程和相关的命令
14.9 避免DRC违例的扫描链插入规则
14.10 总结
第15章 时序分析
15.1 概述
15.2 时序路径
15.3 指定时序目标
15.4 时序报告
15.5 解决时序违例的策略
15.6 总结
第16章 物理设计
16.1 物理设计流程
16.2 基础及重要术语
16.3 布局和电源规划
16.4 电源规划
16.5 时钟树综合
16.6 单元放置和布线
16.7 布线
16.8 反标
16.9 STA和版图数据的签收
16.10 总结
第17章 案例：处理器的ASIC实现
17.1 功能理解
17.2 架构设计中的策略
17.3 微架构的策略
17.4 RTL设计与验证中的策略
17.5 综合过程中使用的示例脚本
17.6 综合问题和修复
17.7 预布局的STA问题
17.8 物理设计问题
17.9 总结
第18章 可编程的ASIC技术
18.1 可编程ASIC
18.2 设计流程
18.3 现代FPGA结构与元件
18.4 RTL设计和验证
18.5 FPGA综合
18.6 FPGA的物理设计
18.7 总结
第19章 原型设计
19.1 FPGA原型
19.2 原型设计中的综合策略
19.3 FPGA综合过程中的约束
19.4 重要的考虑和调整
19.5 用于FPGA综合的IOPAD
19.6 原型设计工具
19.7 总结
第20章 案例：IP设计与开发
20.1 IP设计与开发
20.2 选择IP时需要考虑的问题
20.3 IP设计中有用的策略
20.4 基于多个FPGA的原型设计
20.5 H.264编码器IP设计与开