本书采用教、学、做相结合的教学模式，以提高实际工程应用能力为目的，通过实例引入，深入浅出地介绍EDA技术、Verilog硬件描述语言、FPGA开发应用及相关知识，并给出丰富的EDA设计实例，使读者通过学习本书并完成推荐的实训，能初步了解和掌握EDA的基本内容及实用技术。本书共6章，主要内容包括概述、原理图输入法逻辑电路设计技术、应用VerilogHDL设计数字系统、VerilogHDL设计技术深入、宏功能模块使用方法和实用状态机设计技术。各章都给出了教学目标，并安排了相应的习题和有较强针对性的实训项目。本书实用性强，可作为高等职业教育电子信息类、通信类、自动化类、计算机类等相关专业的教材，也可作为相关专业技术人员的自学参考书。

第1章.概述
1.1.EDA技术
1.2.EDA技术应用对象
1.3.硬件描述语言HDL
1.4.EDA技术的优势
1.5.面向FPGA的EDA开发流程
1.5.1.设计输入
1.5.2.综合
1.5.3.适配（布线布局）
1.5.4.仿真
1.6.可编程逻辑器件
1.6.1.PLD的分类
1.6.2.PROM可编程原理
1.6.3.GAL
1.7.CPLD的结构与可编程原理
1.8.FPGA的结构与工作原理
1.8.1.查找表逻辑结构
1.8.2.Cyclone.Ⅲ/Ⅳ/10.LP系列器件的结构与原理
1.9.硬件测试技术
1.9.1.内部逻辑测试
1.9.2.JTAG边界扫描测试
1.10.FPGA/CPLD产品概述
1.10.1.Lattice公司的PLD器件
1.10.2.Intel（原Altera）公司的PLD器件
1.10.3.Xilinx公司的PLD器件
1.10.4.MicroChip（原MicroSemi）公司的PLD器件
1.10.5.Intel公司的FPGA配置方式与配置器件
1.10.6.国产FPGA器件
1.11.编程与配置
1.12.Quartus
1.13.IP核
1.14.EDA的发展趋势
习题
第2章.原理图输入法逻辑电路设计技术
2.1.原理图输入设计方法的特点
2.2.或非门设计任务
2.3.数字频率计设计任务导入
2.4.原理图输入方式基本设计流程
2.4.1.建立工作库文件夹和存盘原理图空文件
2.4.2.创建工程
2.4.3.功能简要分析
2.4.4.编译前设置
2.4.5.全程编译
2.4.6.时序仿真测试电路功能
2.5.引脚设置和编程下载
2.5.1.引脚锁定
2.5.2.配置文件下载
2.5.3.AS模式直接编程配置器件
2.5.4.JTAG间接模式编程配置器件
2.5.5.USB.Blaster编程配置器安装方法
2.6.层次化设计
2.7.6位十进制频率计设计
2.7.1.时序控制器设计
2.7.2.顶层电路设计与测试
习题
实训项目
2.1.用原理图输入法设计8位全加器
2.2.用原理图输入法设计频率计
2.3.计时系统设计
第3章.应用Verilog.HDL设计数字系统
3.1.组合电路的Verilog描述和设计
3.1.1.2选1多路选择器设计任务导入
3.1.2.2选1多路选择器的Verilog描述和设计
3.1.3.4选1多路选择器设计任务导入
3.1.4.4选1多路选择器的Verilog描述和设计
3.1.5.4选1多路选择器的数据流描述方式
3.1.6.4选1多路选择器的if语句描述方式
3.1.7.2.4译码器设计任务导入
3.1.8.全加器设计任务导入
3.1.9.加法器的Verilog描述和设计
3.2.时序电路的Verilog描述和设计
3.2.1.边沿触发型触发器设计任务导入
3.2.2.边沿触发型触发器的Verilog描述和设计
3.2.3.电平触发型锁存器设计任务导入
3.2.4.电平触发型锁存器的Verilog描述
3.2.5.含异步复位/时钟使能型触发器设计任务导入
3.2.6.含异步复位/时钟使能型触发器的Verilog描述
3.2.7.同步复位型触发器设计任务导入
3.2.8.同步复位型触发器的Verilog描述和设计
3.2.9.异步复位型锁存器设计任务导入
3.2.10.异步复位型锁存器的Verilog描述和设计
3.2.11.Verilog的时钟过程表述的特点和规律
3.2.12.异步时序模块的Verilog描述
3.3.计数器的Verilog描述和设计
3.3.1.4位二进制计数器设计任务导入
3.3.2.4位二进制计数器的Verilog表述和设计
3.3.3.功能更全面的计数器设计
3.4.分频器的Verilog描述和设计
3.4.1.偶数分频器设计任务导入
3.4.2.偶数分频器的Verilog表述和设计
3.5.Verilog的描述风格
3.5.1.RTL描述
3.5.2.行为描述
3.5.3.数据流描述
3.5.4.结构描述
3.6.基于HDL文本输入的硬件设计技术
3.6.1.编辑和输入设计文件
3.6.2.创建工程和全程编译前约束项目设置
3.6.3.全程综合与编译
3.6.4.仿真测试
3.6.5.RTL图观察器应用
3.6.6.引脚锁定
3.6.7.利用引脚属性定义方式锁定引脚
3.7.嵌入式逻辑分析仪使用方法
习题
实训项目
3.1.计数器设计
3.2.多路选择器设计
3.3.十六进制7段数码显示译码器设计
3.4.移位相加型8位硬件乘法器设计
第4章.Verilog.HDL设计技术深入
4.1.过程中的两类赋值语句
4.1.1.阻塞式赋值语句
4.1.2.非阻塞式赋值语句
4.1.3.深入认识阻塞式赋值和非阻塞式赋值的特点
4.2.过程语句结构总结
4.3.移位寄存器设计
4.3.1.含同步预置功能的移位寄存器设计
4.3.2.模式可控的移位寄存器设计
4.3.3.使用移位操作符设计移位寄存器
4.4.乘法器设计任务及相关语句应用
4.4.1.参数定义关键词parameter
4.4.2.整数型寄存器类型定义
4.4.3.for语句用法
4.4.4.repeat语句用法
4.4.5.while语句用法
4.5.if语句一般用法
4.6.三态与双向端口设计
4.6.1.三态控制电路设计
4.6.2.双向端口设计
4.6.3.三态总线控制电路设计
4.7.半整数与奇数分频电路设计
4.8.文字规则
4.9.操作符
习题
实训项目
4.1.半整数与奇数分频器设计
4.2.VGA彩条信号显示控制电路设计
4.3.4×4阵列键盘信号检测电路设计
4.4.串行静态显示控制电路设计
第5章.宏功能模块使用方法
5.1.基于LPM模块的计数器设计
5.1.1.计数器LPM模块文本文件的调用
5.1.2.LPM计数器程序与参数传递语句
5.1.3.创建工程与仿真测试
5.2.流水线乘法累加器设计
5.2.1.LPM加法器模块设置
5.2.2.LPM乘法器模块设置
5.2.3.仿真乘法累加器
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